无感而发，pcie的速度标准真有些鸡贼
pcie的带宽，1x的理论速度是GEN1 0.250 GB/s
GEN2 0.500 GB/s
GEN3 0.985 GB/s
GEN4 1.969 GB/s
GEN5 3.938 GB/s
但实际上还要打个85折。
而网卡的速度则比较实在，Gbe基本上都能跑到110MB+
USB3.1 gen2实际也能跑接近1000MB的速度
sata虽说也有效率问题，实际大概是理论的9成多一些，但规格就是比类似的pcie高那么一些些。
所以现实的情况就是
万兆网卡不能用GEN3x1，甚至为了考虑“兼容”早期gen2，基本都做成x4的形态。
南桥里面一根pcie通道只能换成一根sata 这就是30和40系显卡跑3dmark 那个pcie带宽测试，实际只能跑26G多点的原因么[偷笑] SATA罪大恶极[偷笑] SATA好像更丧心病狂？ 本帖最后由 mhmddb 于 2023-3-15 10:49 编辑
编码方式问题吧
计算公式：PCI-E串行总线带宽（MB/s） = 串行总线时钟频率（MHz）* 串行总线位宽（bit/8 = B）* 串行总线管线* 编码方式* 每时钟传输几组数据（cycle），例：双工PCI-E 1.0 X1，其带宽 = 2500*1/8*1*8/10*1*2=500 MB/s。
PCI Express 1.0总线频率2500 MHz，这是在100 MHz的基准频率通过锁相环振荡器（Phase Lock Loop，PLL）达到的。PCI-E 2.0总线频率从2.5GHz提高到5GHz，3.0则提高到8GHz，编码方式变成128/130。 这俩的表面都是"速度"但实际完全两个不同层面的东西
pcie那个是物理层实际是波特率 像gen3应该标8gt/s才更标准 到速率中间还有一大串编码调制封包操作呢
另外 如果用gen3单通0.985g来算 那同样标准gen1/2应该标200/400m才对
前者是128/130b编码 后者还是上古的8/10b 一开始就在编码环节打了八折... USB才是最鸡贼，USB持续长时间传输看看，你看能否稳定在标称速度？ mhmddb 发表于 2023-3-15 10:48
编码方式问题吧
计算公式：PCI-E串行总线带宽（MB/s） = 串行总线时钟频率（MHz）* 串行总线位宽（bit/8 = ...
不是，我首页的理论速度已经包含了编码损失
比如pcie3x4的理论速度是3.94GB/s，但实际上SSD的上限都卡在3.4~3.5GB/s liolio 发表于 2023-3-15 10:50
这俩的表面都是"速度"但实际完全两个不同层面的东西
pcie那个是物理层实际是波特率 像gen3应该标8gt/s才更 ...
gen1/2的速率是2.5GT/s和5GT/s，编码损失20%
gen3开始编码损失降低到2/130。但速率也只提升到8GT/s
但这也是理论速度，实际速度还要打85折 aibo 发表于 2023-3-15 11:07
不是，我首页的理论速度已经包含了编码损失
比如pcie3x4的理论速度是3.94GB/s，但实际上SSD的上限都卡在3 ...
实际也有NVME协议自身的封包损耗吧，这东西，pcie是马路，但是nvme这个车 他也有损耗啊 理论值 是理论值，收到现实条件 如pcb，走线 屏蔽的影响会后打折的
你看看单位就明白了，一个是Gb 一个Mb ,不是一个数量级 本帖最后由 Illidan2004 于 2023-3-15 13:10 编辑
网卡只有AQuntia aq113可以4.0x1实现万兆 （3.0不行 aq108 5G）
但是113的产品只有屏蔽出过一款当时就国外能买到而且现在全面买不到了
市场上主流还是aq107（3.0x2可以万兆） 懂了，回头万兆网卡走sata4.0[偷笑] kinglfa 发表于 2023-3-15 13:15
懂了，回头万兆网卡走sata4.0
SATA4要真出了那可真的是家祭无忘告乃翁了 主要现在也没万兆的PCIE4 X1 卡大量上市 aibo 发表于 2023-3-14 22:09
gen1/2的速率是2.5GT/s和5GT/s，编码损失20%
gen3开始编码损失降低到2/130。但速率也只提升到8GT/s
硬盘是块设备，本身就没那么稳定，主控本身也有一些瓶颈。接口协议东西是很底层的比较稳定没那么多可能性打折扣。倒是上层应用要考虑到同时用多个串口的时序，数据不可能完美的拆分填满每一个信道，多少会有些空泡
pcie4的主控上限有7.4GB/s，比pcie3主控翻倍多一点点还是有进步的，同时也说明主控本身的瓶颈 赫敏 发表于 2023-3-15 13:24
硬盘是块设备，本身就没那么稳定，主控本身也有一些瓶颈。接口协议东西是很底层的比较稳定没那么多可能性 ...
你也可以用aida的gpgpu，或者3dmark测试pcie带宽
我记得没错的话，gpgpu测试的pcie4x16的内存读写在24GB/s左右。
楼上说3Dmark的pcie带宽在26GB左右 本帖最后由 赫敏 于 2023-3-15 00:45 编辑
aibo 发表于 2023-3-15 00:30
你也可以用aida的gpgpu，或者3dmark测试pcie带宽
我记得没错的话，gpgpu测试的pcie4x16的内存读写在24GB ...
说明这些协议空泡更多瓶颈更严重呗。而且你换个软件都能有不小的差距更说明不是底层问题而是上层
怀疑一个东西的效率，首先肯定是上层的数据结构，不可能先从底层找问题 就以太网是真的，实打实。毕竟是根基，这么多年标准也没啥变化
其他都是打折货，整天改名字换gen，都是幺蛾子 本帖最后由 堕落的翼 于 2023-3-15 20:28 编辑
这几个协议不是一个层面的东西
usb 3.1的速率10Gbps，采用的是128/132b编码而不是原先3.0的8/10b，实际跑起来速度应该有1.21GB/s而不是只有1000MB/s。
PCIe的话，首先上边跑的远远不止数据还有很多控制流驱动，所以网卡带宽效率肯定高不了，我建议先看看pcie mps等参数，设备mps太低了带宽肯定难看，和当年挂了wifi的x570一样，有兴趣可以看看这个https://www.mindshare.com/files/resources/PLX_Choosing_PCIe_Packet_Payload_Size.pdf
https://i.328888.xyz/2023/03/15/J6Y3Z.png 这么说摩尔线程走在了时代的前列线上
物理层理论带宽提供的没有问题，损失的带宽是编码层的协议问题，一个数据帧有效数据部分并不是百分百，还有帧头帧尾，不要瞎说。 85折算不错了，毕竟是高速总线+可插拔连接器，10GbE想保证带宽对连接器的要求可不低。
芯片组的Flexible HSIO可以大致理解为一个HSIO通道提供两对差分信号线，所以pcie/sata/usb3 一换一还是合理的（USB2.0 D+/D-不算高速信号，不在讨论范围）。反正常规产品的芯片组，采用何种分配方案都逃不了挤上游带宽的，就是提供个灵活性而已。
至于pcie版本协商的问题，如果将x16可配置拆分成8+8/8+4+4会是个不浪费的方案，可惜这功能需要的switch/retimer太贵，一来一回还是省不了钱，参考MSI UNIFY的定价。
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