为了企业级，牙膏这么折腾的吗
tpu上有一个关于牙膏下一代xeon的报道。。。在Sapphire Rapids上，牙膏早早的宣传了最高级xcc，超级胶水了4片15core+1mc+20根pcie（平均的，不算dmi，总共屏蔽了40根）等等
但他们真的还有一个原生34c的单核mcc
到了下一代的Emerald rapids，牙膏好像突然间智商回归了
tm拿2个mcc胶水一下不是更省事吗。。。
加了大量的L3，总面积还变小了，特别是胶水那块省了太多
规格变化不大，2S那个不知道是不是真的，因为UPI没变少啊
原帖
https://www.techpowerup.com/308138/intel-emerald-rapids-doubles-down-on-on-die-caches-divests-on-chiplets
感觉Sapphire Rapids的四核胶水真的是被隔壁搞魔怔了，为了胶水而胶水。。。 本帖最后由 aibo 于 2023-5-3 21:47 编辑
联动一下这贴
https://www.chiphell.com/thread-2494497-1-1.html
Emerald Rapids的mcc（对应spr34c的那个）还是做了改动的
emr的33c
spr的34c
说实话单个emr的33c也更适合做HEDT/WS SPR本来是拿来打ROME的，结果现在Genoa都快赶不上了。。 某人的马甲 发表于 2023-5-3 21:46
SPR本来是拿来打ROME的，结果现在Genoa都快赶不上了。。
spr看上去就是怎么难怎么来。。。[偷笑] 有没有可能，是先有15c的tile后有34c的。只是赶到一起出了 赫敏 发表于 2023-5-3 21:50
有没有可能，是先有15c的tile后有34c的。只是赶到一起出了
但这是同一代的，规划的时候肯定是一起做的啊。
除非，当时牙膏觉得新工艺不太靠谱，也许15+1的小核心比较容易做出来，所以就用4核胶水。
如果真这样，也真是被逼疯了 和工艺有没有关系？多个小芯片虽然胶水占地大，但单个芯片最终面积还是小的，对良品率友好很多；EMR有没有可能是工艺改进了所以良品率一定程度改善才敢加大面积？
慌不择路的事情也不是没见过，板载的至强铂金9200[偷笑]
Intel这几代动作慢了，3代就延期了，4代也延期到了这会儿，不知道EMR能不能如期。
不说我都不知道SPR是计划对ROME的，毕竟SPR和GENOA才是一起出的，比如Dell这样的也给也放在一代了 这个我已经吐槽过了。
SPR-XCC的模块居然不能全部复用啊，他是中心对称的
这特么谁设计的东西
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