英特尔（及其他厂商）的背部供电技术在VLSI研讨会前夕引发关注
本帖最后由 埃律西昂 于 2023-5-4 19:16 编辑来源： eeNews
在即将举行的2023年超大规模集成电路技术和电路研讨会上，来自英特尔、IMEC和三星的论文充分体现了背面供电的特点。该会议将于6月11日至16日在日本京都举行。
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IMEC研究机构在2019年提出了利用硅片背面的电源轨与硅片通孔（TSV）将电源提升到表面扩散电路的想法。它现在开始在商业制造工艺中实施，并已被英特尔采用，名称为PowerVia，用于将于2024年到来的英特尔4工艺（但根据以往公告，实际上英特尔直到Intel 20A才会正式使用20A，或许情况有变）。
在这次会议上，英特尔工程师将在论文《采用PowerVia（背面供电）技术在英特尔4中实现E-Core》中报告其使用PowerVia的E-Core处理器的实施情况。
E-Core是一种针对能耗而不是性能进行优化的x86处理器内核。PowerVia的使用使内核的大部分区域的标准单元利用率超过90%，同时由于减少了IR下降，在芯片中显示出5%以上的频率优势。硅片后调试被证明具有稍高的吞吐时间。
在第二篇论文《英特尔PowerVia技术：用于高密度和高性能计算的背面供电》中，英特尔研究人员讨论了在基于Intel 4制程的HPC芯片上使用PowerVia。他们声称，"与已公布的埋入式电源轨方案相比，PowerVia更直接地将电源传输集成到晶体管上，从而使正面的额外布线资源用于信号路由"。与没有PowerVia的类似设计相比，一个单元利用率超过90%的制造的Atom核心显示出超过30%的平台电压下降改善和6%的频率优势。
背面供电会议
在该计划的后期，背面电力输送网络（BSPDNs）是一个完整会议的主题。在TFS2-1论文中，英特尔展示了一个具有背面设备接触和背面功率传输的新型cell架构的实验演示。
IMEC是BSPDN的最初倡导者，将讨论可能的集成流程和与集成大量纳米TSV有关的挑战。这里存在着与动力轨道集成方案的选择和使用范围有关的复杂问题。这些方案可以埋在浅沟隔离和器件下面的硅中，也可以直接作为完整的背面金属化方案集成在晶圆背面。技术上的挑战包括所需的极端晶圆减薄以及为补偿晶圆加工和晶圆到晶圆接合所造成的晶圆变形而需要的背面光刻校正。
三星的看法
三星将于2025年在其2纳米制造工艺中引入BSPDN，它将提供一个由于使用双面背线（BEOL）结构而产生的应力集中的模拟。三星的结论是，某些金属层的分层风险增加，这对优化微型TSV的尺寸、使用的材料和环形振荡器的性能带来了影响。
本届会议上IMEC和Arm公司的一篇联合论文评估了在14埃（即1.4纳米）节点上的商用64位处理器块采用背面电力输送的影响。一个背面的BEOL，包括nTSV连接，被提出并使用TCAD和实验数据进行校准。开发的堆栈在一个商业单元级寄生提取工具中建模，以便在放置和布线过程中使用。同样的基准是使用imec自己的A14 PDK进行物理实现。
作者将报告说，背面的PDN使内核面积减少了8%到23%，这又使频率比正面的PDN提高了2%到6%。 继续变小，会不会散热困难哦 这倒是工艺上面的新技术，期待大规模商用。
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