slymitec 发表于 2023-7-21 16:14

gnattu 发表于 2023-7-21 16:37

你说的是什么东西的带宽？CCD到IOD的带宽还是IOD里面到内存的带宽还是IOD里面到外围IO的带宽？

sinopart 发表于 2023-7-21 16:38

IF总线到IOD的位数 x IF总线频率 = IF总线到IOD的带宽

HZJ 发表于 2023-7-21 17:36

这东西存粹几个物理量的关系，和行业又没啥关系
频率（赫兹频率）：单位时间内的周期数
带宽：单位时间的数据传输量
自然 带宽 = 频率 * 一个时钟周期内的数据传输量、

一个时钟周期内的数据传输量就是位宽

slymitec 发表于 2023-7-21 17:43

slymitec 发表于 2023-7-21 17:44

gnattu 发表于 2023-7-21 17:52

slymitec 发表于 2023-7-21 17:43
CCD到IOD的带宽

每个CCD 32B/cycle读 16B/cycle写

我用第三人称 发表于 2023-7-21 18:15

每CCD 32B/Cycle读和16B/Cycle写

FCLK=2000MHz
单CCD读取带宽=32B*2000MHz=64GB/s
单CCD写入带宽=16B*2000MHz=32GB/s
双CCD读取带宽=32B*2*2000MHz=128GB/s
双CCD写入带宽=16B*2*2000MHz=64GB/s

堕落的翼 发表于 2023-7-21 21:04

https://s1.ax1x.com/2023/07/21/pCbsGd0.png
https://gpuopen.com/gdc-presentations/2023/GDC-2023-AMD-Ryzen-Processor-Software-Optimization.pdf

slymitec 发表于 2023-7-21 21:52

堕落的翼 发表于 2023-7-21 23:28

本帖最后由 堕落的翼 于 2023-7-21 23:30 编辑

slymitec 发表于 2023-7-21 21:52
如果双CCD写入只有64GB/s，那7950x+DDR5内存测试中，写入甚至可以高达90GB/s是如何测出来的

主要是没明 ...

aida64的bug，图一乐，可能体现了本代fabric一些变化，但肯定不是理论带宽，当年tigerlake就有过，大家也不介意分高一点。
https://chipsandcheese.com/2023/01/05/amds-zen-4-part-3-system-level-stuff-and-igpu/
https://i0.wp.com/chipsandcheese.com/wp-content/uploads/2022/11/zen4_ccx_by_ccx_ntwrite.png?resize=768%2C314&ssl=1

相思风雨中 发表于 2023-7-22 01:48

本帖最后由 相思风雨中 于 2023-7-22 02:02 编辑

ZEN4 CCD支持GMI-norrow和GMI-Wide，但MSDT的Zen 4 和前几代 Zen ，IOD 和 CCD 之间只有 1 个 GMI 链接。
要是能把两个GMI3链接都用上，FCLK限制或许就迎刃而解了。

https://www.servethehome.com/wp-content/uploads/2022/11/AMD-EPYC-9004-Genoa-Chiplet-Architecture-GMI3-Narrow-and-GMI3-Wide.jpg

堕落的翼 发表于 2023-7-22 11:14

相思风雨中 发表于 2023-7-22 01:48
ZEN4 CCD支持GMI-norrow和GMI-Wide，但MSDT的Zen 4 和前几代 Zen ，IOD 和 CCD 之间只有 1 个 GMI 链接。
...

wide mode基板和ciod成本都会上升，amd显然不愿意给msdt画这个钱[晕倒]

darkness66201 发表于 2023-7-22 11:33

相思风雨中 发表于 2023-7-22 01:48
ZEN4 CCD支持GMI-norrow和GMI-Wide，但MSDT的Zen 4 和前几代 Zen ，IOD 和 CCD 之间只有 1 个 GMI 链接。
...

这是因为EPYC 的iod上有着充足的GMI接口，你看EPYC也是小于4个ccd才用双GMI，而锐龙上的iod就只有两个GMI接口，根本不可能用双GMI，毕竟还是要占位置的。
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查看完整版本: Zen4 IF总线带宽 和 FLCK频率 之间是什么计算公式？