这严丝合缝的芯片 还是要比a卡的mcm封装 高不少啊
应该也不是直连吧，不过看上去猛一点，就是堆核心不如A家效率高吧[傻笑] 幻月 发表于 2024-10-22 17:29
fiji vega navi就是这个样子啊，不过与intel这种是不是一回事就不知了
不一样吧，Intel应该是用的自己的EMIB，AMD的比较像台积电的CoWoS 高级封装，但为什么内存延迟变得一坨了啊 Amtrak 发表于 2024-10-22 18:38
不一样吧，Intel应该是用的自己的EMIB，AMD的比较像台积电的CoWoS
base tile都写着呢，就是和cowos一样的硅大底。
EMIB是很小的硅片，样子跟AMD的fanout link更类似，只不过AMD的小片是有机材料的。 这种在soc放16条pcie 在io tile放8条pcie 又在soc tile搞了个dmix8连接芯片组的设计的意义在哪里 nekotheo 发表于 2024-10-22 14:54
集显规模小，就这么一点点。
以前这玩意儿还跟北桥挤一个次卧呢
一个有点意思的事情是，既然die已经完全分开了，大家可以猜一下265kf和245kf还带不带这个小的集显die。 幻月 发表于 2024-10-22 17:19
苏妈为何不用这种封装方法，貌似这种散热更友好
先进封装 AMD 也不是没有用的，但是在 MI300 上 dadaxiya 发表于 2024-10-22 17:46
这种扩展性不好吧，epyc那种多核心咋整。
桌面除了笔记本边角料是单die，这种多die的是epyc边角料，所以 ...
我觉得是台积电产能和钱的问题，CoWos 产能都给 H100 MI300 去了 这个大小核排列方式，难道是双RING？中间可以直接切一半？ dodd 发表于 2024-10-22 19:22
一个有点意思的事情是，既然die已经完全分开了，大家可以猜一下265kf和245kf还带不带这个小的集显die。 ...
我猜还带，甚至还会耗电[偷笑] dodd 发表于 2024-10-22 19:22
一个有点意思的事情是，既然die已经完全分开了，大家可以猜一下265kf和245kf还带不带这个小的集显die。 ...
难说，省料不一定省钱，多一种封装方式也得耗费成本的 dadaxiya 发表于 2024-10-23 08:18
难说，省料不一定省钱，多一种封装方式也得耗费成本的
封装工艺的成本随着成熟自然是在下降的，现在amd都闲到给5600装x3d了。
英特尔这个封装mtl开始就在规模化使用了，现在应该已经基本成熟，允许主线产品使用了。 dodd 发表于 2024-10-22 19:22
一个有点意思的事情是，既然die已经完全分开了，大家可以猜一下265kf和245kf还带不带这个小的集显die。 ...
肯定得带的，要不然少那一块整个die封装应力会有问题，就看是直接塞个填充tile还是塞个坏的GPU tile，还是本来全是好的纯为了区分型号把那个GPU的D2D bridge给断了 sekiroooo 发表于 2024-10-22 14:52
2个填料晶圆只用来平衡表面 压力。
晶圆就得这么用，intel大气
填充的wafer不值钱的，这种高精度连接封装对应力控制和翘曲控制要求极高的[偷笑] nekotheo 发表于 2024-10-22 14:38
东南角和西北角的填充是干什么用的来着
可扩展模块，用户可以根据自己的需求自己**需要的逻辑处理单元 gladiator 发表于 2024-10-23 09:42
填充的wafer不值钱的，这种高精度连接封装对应力控制和翘曲控制要求极高的 ...
还不如蚀刻点 电路做成真正有 用的tile。靠着IO tile的空硅片面积 占比真不小了，做点PCIE 通道多好，扩展无限爆锤AMD，玩家会大大感谢你 sekiroooo 发表于 2024-10-23 10:06
还不如蚀刻点 电路做成真正有 用的tile。靠着IO tile的空硅片面积 占比真不小了，做点PCIE 通道多好，扩 ...
只是填充用的wafer大概就一层mask做定位和划片道，这个都可以拿cd 微米级的做很便宜的，但是要真的做功能那成本就高了去了[偷笑] 空硅片做上瘾了，咋不来个四边全空呢 dadaxiya 发表于 2024-10-22 04:46
这种扩展性不好吧，epyc那种多核心咋整。
桌面除了笔记本边角料是单die，这种多die的是epyc边角料，所以 ...
还真不是epyc边角料，因为zen5 epyc已经用上3nm了[偷笑] 赫敏 发表于 2024-10-23 10:22
还真不是epyc边角料，因为zen5 epyc已经用上3nm了
zen5是4nm，zen5c用的才是3nm吧，不知道桌面啥时候能有zen5c的边角料。。。
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