Lga1954+novalake pcie lanes依旧在原地踏步
当然比am5还是强的 估计还是双通道 芯片组方面必须 承认 ， 老鹰还是 比按摩店 的万年 pro21 强很多的 YoshinoSakura 发表于 2025-6-19 01:14估计还是双通道
自信一点，把估计去掉[偷笑] CPU和PCH的PCIE都比AM5多，AMD以前搞芯片组的是不是都拉去搞APU和IODIE去了，没人搞PCH amd早点开发下一代架构吧再怎么比 大家也不是一个段位的了 芯片组带宽也没有提升，4.0*8→5.0*4 龙的天空 发表于 2025-6-19 08:19
芯片组带宽也没有提升，4.0*8→5.0*4
节约了x4可以拿来做一个额外的直出M2 fengpc 发表于 2025-6-19 08:09
CPU和PCH的PCIE都比AM5多，AMD以前搞芯片组的是不是都拉去搞APU和IODIE去了，没人搞PCH ...
没有原生usb4，不会也要消耗pcie通道去实现吧 YoshinoSakura 发表于 2025-6-19 01:14
估计还是双通道
那是祖宗之法 YoshinoSakura 发表于 2025-6-19 01:14
估计还是双通道
消费级有多少四通道需求？ PolyMorph 发表于 2025-6-19 09:11
没有原生usb4，不会也要消耗pcie通道去实现吧
一般Z系列都是雷电4 / 5，高级一点的板子，顶配是双雷电5的话，占用不小；
不过好像记得BIOS可以切换，是选择启用雷电，还是关闭了给更多的M2（X870E Godlike是这样的） LGA1954+NVL lanes 数量在原地踏步，但是PCIE 接口质量、速率在提高，也是一种进步。
就看zen6里的 io diePCIE5.0数量是否能升级 fengpc 发表于 2025-6-19 08:09
CPU和PCH的PCIE都比AM5多，AMD以前搞芯片组的是不是都拉去搞APU和IODIE去了，没人搞PCH ...
2022年的ryzen 7000就是28条pcie gen5了[流汗] 其实就是直连cpu的固态可以多一个5.0*4，进步可以说有，但也没有很大，dmi5.0*4如果chipset两个pcie5.0满载那是不是直接就寄了[失望] gtx9 发表于 2025-6-19 09:19
2022年的ryzen 7000就是28条pcie gen5了
CPU 直出两家当差不差，我就想知道Zen6配套的南桥，能不能升级下了？？别TM再整小水管串联。
CPU连PCH只留x4，省出来一个x4，那么问题来了：
Ultra300配套的ITX板子能普及3*M.2么？[偷笑]
（不是有一个4*M.2的ITX撑门面然后剩下2*M.2的板子跟着一起自豪的那种） pp8848 发表于 2025-6-19 09:23
其实就是直连cpu的固态可以多一个5.0*4，进步可以说有，但也没有很大，dmi5.0*4如果chipset两个pcie5.0满载 ...
本来以为会给5.0x8，毕竟现在1851都4.0x8了，针脚增加之后居然把通道数缩回去了 直出5.0 m2多一个，芯片组也有5.0了怎么叫没区别 KimmyGLM 发表于 2025-6-19 09:31
CPU 直出两家当差不差，我就想知道Zen6配套的南桥，能不能升级下了？？别TM再整小水管串联。
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asmedia 也是该升级 PCH芯片了，到2026年，prom 21芯片 也卖了4年多了 nekotheo 发表于 2025-6-19 09:35
CPU连PCH只留x4，省出来一个x4，那么问题来了：
Ultra300配套的ITX板子能普及3*M.2么？
别说nVL能做到， Ultra 200S+B860也能 至少3个m.2无冲，就看板厂 愿不愿意了 panzerlied 发表于 2025-6-19 08:51
节约了x4可以拿来做一个额外的直出M2
可是不还是和上一代一样是24+24条pcie通道 sekiroooo 发表于 2025-6-19 09:49
别说nVL能做到， Ultra 200S+B860也能 至少3个m.2无冲，就看板厂 愿不愿意了
“呜呜呜布线太难惹 用户用噗到” Dmi变成4x比较可惜，有点倒退了，就算变成5.0，通道少了就是少了。pch有进步，有5.0了。好的就赞，坏的就批。不能因为是intel就蒙蔽内心。 pp8848 发表于 2025-6-19 09:23
其实就是直连cpu的固态可以多一个5.0*4，进步可以说有，但也没有很大，dmi5.0*4如果chipset两个pcie5.0满载 ...
Z890的DMI接口是PCIE 4.0*8，芯片组提供至少24条PCIE4通道，用2个或者3个 4.0*4的m.2直接 拉满速，你看PCH 会寄 吊吗，哈哈哈 天道太酬勤 发表于 2025-6-19 09:36
本来以为会给5.0x8，毕竟现在1851都4.0x8了，针脚增加之后居然把通道数缩回去了 ...
针脚触点大多数 定义都是 SVIN供电的。CPU引出的PCIE lanes并没有变化，只不过这次 全部升级成5.0 而已 赫敏 发表于 2025-6-19 09:39
直出5.0 m2多一个，芯片组也有5.0了怎么叫没区别
说的是 PCIE 总 lanes。都是48条， 只能叫总线接口质量 升级吧 现在倒吸点也没事，pcie5 x8都有点溢出了 nekotheo 发表于 2025-6-19 09:54
“呜呜呜布线太难惹 用户用噗到”
PCB板层加厚+ m2接口叠叠乐+背面布置m.2 点位，不难，都有 现成方案
考验的是用户 安装技法 5.0x8可能留着以后升级用
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