据说 16代 nova-lake S桌面端 单计算核心模块将引入BLLC
本帖最后由 sekiroooo 于 2025-7-25 09:47 编辑料是这样的 。说白了，BLLC（big last levelcache）就是类似AMD的X3D 大三缓。
16P+32E+4LPE 双CCD的 的 SKU暂不会引入BLLC 缓存模块
8P+16E（总计末级缓存 144MB）、8P+12E的单 CCD 会引入BLLC 缓存 英特尔还是全 打包 梭哈 TSMC的晶圆代工+封装算了吧，X3D stacking堆叠封装 你自己是 玩不明白的 edram大L4重出江湖！ 4LPE在IOD上，然后挂两个CCD，可替换一个CCD为大缓存
感觉走对了路，虽然一个缓存挂外面感觉有点蠢 6 月的料也能拿出来烂炒一遍 赫敏 发表于 2025-7-25 10:01
4LPE在IOD上，然后挂两个CCD，可替换一个CCD为大缓存
感觉走对了路，虽然一个缓存挂外面感觉有点蠢 ...
有可能和锐龙一样，通过TSV技术 直接封装 在CCD上面 或者压在CCD下面 Barcelona 发表于 2025-7-25 10:00
edram大L4重出江湖！
其实Arrow lake的大核里面就有L0级缓存了。L0L1L2L3 jxljk 发表于 2025-7-25 10:02
农企 老黄牙膏 殊途同归
你之前是说AMD路走错了的，牙膏正确的遥遥领先 xy. 发表于 2025-7-25 10:02
6 月的料也能拿出来烂炒一遍
6月的料叫做BLLC缓存吗，只要novalake 都配 三缓吗 sekiroooo 发表于 2025-7-25 10:52
6月的料叫做BLLC缓存吗，只要novalake 都配 三缓吗
你自己发的不识字吗. 爆料急什么咧。。。。。。等等最终产品出来。。。。。 jxljk 发表于 2025-7-25 10:32
堆缓存和芯片分离八竿子能打到一起吗
你猜这玩意有没有分离？ 本帖最后由 sekiroooo 于 2025-7-25 11:06 编辑
jxljk 发表于 2025-7-25 10:02
农企 老黄牙膏 殊途同归
皮衣的高端AI芯片GB、H系列是 多芯片chiplet+多层HBM3芯片+cowos封装， 消费级的一般的RTX pro和显卡 就一个核心BGA封装+PCB+GD6/7显存
AMD是 除了APU和8000锐龙 目前 X86 CPU 全都是 CCD+iodie 多chiplet Serders（IFOP）封装 xy. 发表于 2025-7-25 10:54
你自己发的不识字吗.
我6月 可没发novalake带三缓的帖子，别扣帽子 sekiroooo 发表于 2025-7-25 11:08
我6月 可没发novalake带三缓的帖子，别扣帽子
你主楼转的那个图上写着 6 月发的啊
真不识字啊? sekiroooo 发表于 2025-7-25 10:05
有可能和锐龙一样，通过TSV技术 直接封装 在CCD上面 或者压在CCD下面
last level说明是单开一级而且是最靠近内存这级的。跟x3d拓展l3不同。
我认为是连在iodie上而不是ccd上。 xy. 发表于 2025-7-25 11:08
你主楼转的那个图上写着 6 月发的啊
真不识字啊?
我识不识字、发不发贴 都不关你吊事。
，
本帖最后由 sekiroooo 于 2025-7-25 11:43 编辑af_x_if 发表于 2025-7-25 11:12
last level说明是单开一级而且是最靠近内存这级的。跟x3d拓展l3不同。
我认为是连在iodie上而不是ccd上。 ...
连在IODIE上 跨die通信了了。距离那么远， Intel没那么想不开吧。 延迟不得爆炸起飞 sekiroooo 发表于 2025-7-25 11:40
我识不识字、发不发贴 都不关你吊事。
我回不回你也不关你吊事啊. 哪儿来的X3D啊，就平面大缓存。没那么多其他的。 panzerlied 发表于 2025-7-25 11:53
哪儿来的X3D啊，就平面大缓存。没那么多其他的。
就是一个 平铺的 BLL cache tile封装到 base tile上？还不肯向TSMC跪一下，求给下X3D stacking堆叠封装技术支持 做不到吗
做不到就是烂完了 sekiroooo 发表于 2025-7-25 12:00
就是一个 平铺的 BLL cache tile封装到 base tile上？还不肯向TSMC跪一下，求给下X3D stacking堆叠封装 ...
不是啊，就是做一个缓存更大的computer tile
intel这方面技术积累有限，没必要去冒风险 panzerlied 发表于 2025-7-25 12:01
不是啊，就是做一个缓存更大的computer tile
intel这方面技术积累有限，没必要去冒风险 ...
TSMC 2nm+超大的compute tile，都不敢想到底有多贵 sekiroooo 发表于 2025-7-25 12:00
就是一个 平铺的 BLL cache tile封装到 base tile上？还不肯向TSMC跪一下，求给下X3D stacking堆叠封装 ...
x3d采用的无球键合应该是amd的专利 af_x_if 发表于 2025-7-25 12:07
x3d采用的无球键合应该是amd的专利
你总得要 TSMC给 你 封装吧，X3D cache本身就是一款芯片。就算是AMD的专利 也有TSMC的工程师协 助参与的 sekiroooo 发表于 2025-7-25 12:10
你总得要 TSMC给 你 封装吧，X3D cache本身就是一款芯片。就算是AMD的专利 也有TSMC的工程师协 助参与的 ...
那可没权给英特尔用，只能用有焊球的。 平铺延迟更高，但好像能放更大的缓存。延迟google一下貌似x3d是12ns，l4 edram 35ns, 内存90~100ns ppzhong上头.jpg
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