UCIe联盟发布其3.0规范 支持最高64GT/s数据传输速率，引入多项增强功能
本帖最后由 sun1a2b3c4d 于 2025-8-7 09:53 编辑https://www.expreview.com/101062.html
UCIe联盟宣布，发布UCIe 3.0规范，标志着开放小芯片标准发展进入下一个阶段。这次的新规范提供了显着的性能增强，支持48GT/s和64GT/s数据传输速率，同时通过对架构的逐步更新，以满足行业对高速、可互作小芯片解决方案日益增长的需求。
UCIe 3.0规范还引入了一些增强功能，比如加入了运行时重新校准，以提高功率效率和扩展边带信道范围，支持了更灵活的多芯片配置。附加的可管理性特性提高了系统的响应性和可靠性，让芯片设计公司能够灵活选择所需功能，既能实现广泛采用，又能支持设计定制，同时避免不必要的，而无需不必要的硅片开销。
UCIe 3.0规范的要点：
[*]支持48GT/s和64GT/s数据传输速率，带宽是UCIe 2.0规范（32GT/s）的两倍，满足了高性能芯片的需求。
[*]通过运行时重新校准增强了复用初始化状态实现操作中链路调节，降低了动态功耗。
[*]边带信道可达100毫米，支持更灵活SiP拓扑。
[*]通过映射支持连续传输协议，为SoC和DSP小芯片之间的连接等新应用实现原始模式下不间断的数据流。
[*]预载固件下载标准化使用了管理传输协议（MTP），简化了初始化操作。
[*]优先边带数据包允许对时间敏感的系统事件进行确定性、低延迟的信令。
[*]加入快速节流和紧急关闭机制，通过漏极开路接口提供系统级即时通知。
[*]完全向后兼容UCIe 2.0、UCIe 1.1和UCIe 1.0。
UCIe联盟表示，UCIe 3.0标准代表了芯片行业向前迈出的关键一步，提供了扩展多芯片设计所需的速度、效率和可管理性。这些进步反映了其致力于通过提高带宽密度、功率效率和系统级可管理性来推动芯片生态系统的创新，这些都是可扩展的多芯片系统级封装（SiP）设计的关键推动因素。 本帖最后由 dcl2009 于 2025-8-7 16:45 编辑
我记得这个UCIE是美国Chiplet标准联盟制定的标准吧，
国产化我查到的是中国Chiplet产业联盟提出的《芯粒互联接口标准》- Advanced Cost-driven Chiplet Interface(ACC)和中国计算机互连技术联盟(CCITA)提出的《小芯片接口总线技术要求》(T/CESA 1248-2023) 不明觉厉[偷笑] 这个又是啥跟pcie啥关系[雷人]
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