gihu 发表于 2023-4-20 14:05
爆料说zen5开始L3 cache可以给全部核心共享，那么理论上跨ccd的核心延迟应该不会明显高于ccx内部延迟 ...
这个我倒不是很信，因为现在CCX内延迟是20ns以下，跨CCD延迟是70~80ns左右，按理说L3应该不可能做到IOD上，不然延迟和多核心可用容量都有点问题，目前这个构型不太可能一下子就把延迟缩掉，哪怕50ns以下？当然还有一个可能是，zen5开始就不再是CCD+IOD的组合了，而是类似intel EMIB或者像7900XTX那种硅片互联的技术，这样就能把延迟压下来共享了。
本帖最后由 gihu 于 2023-4-20 15:24 编辑
darkness66201 发表于 2023-4-20 14:41
这个我倒不是很信，因为现在CCX内延迟是20ns以下，跨CCD延迟是70~80ns左右，按理说L3应该不可能做到IOD上 ...
具体形式不太清楚，但zen5和zen1~zen4的架构肯定是很大不同的。不过我觉得不会走回intel那样的老路。毕竟农企家最擅长的就是企业级和桌面级共用相同的基础单元，从而降低研发成本。
我看爆料说的，类似7900xtx的6x16M的Infinity cache并联那样，各个ccd的32M L3通过类似的技术并联成一个完整的64M/128M/256M/384M L3，然后再和IOD连接。这样既保证了ccd内核的高性能特性，又能复用桌面端和移动端的ccd单元，只是最终成品的封装工艺上，单Die比多Die要简单得多，成本也低得多；但多Die的性能也不会像zen2~zen4一样，相对单Die在单核性能上没有任何提升。
spr的L3延迟快到dram级别就别和x3d比了
koney 发表于 2023-4-20 12:41
垂直延迟的确比平面的低， 而且用了高级封装工艺
我总觉得垂直延迟短是指3D cache到2D cache的延迟短，而非3D cache到核心的延迟短。
毕竟zen 3D的L3 V cache是覆盖在原本L3 cache上的，并没有和8个内核直接接触。换句话说和内核的数据交换还是要经过原本的L3 cache这条路径，但总路径增加极少而已。
HEDT已死，有事烧纸