只要走线减少150mm，就能物理上降低1ns延迟 已经是在尽量短了呀。。再短只能和mac一样内存整合进去了。/ 本帖最后由 chukuang 于 2023-9-7 18:18 编辑
slymitec 发表于 2023-9-7 18:10
150mm，15cm……
额……CPU和内存之间，可能本也就这么长吧（考虑PCB同步信号导线弯折，但应该也不会比 ...
他只是在说明物理上的影响确实存在
而且走线不只是长度的影响，走线多一个过孔就会多很多电气参数的影响
HBM虽然自身存在坏了之后完全没办法修的情况，但是在不坏的情况下他和处理器之间作为系统来看待的连接可靠性是比PCB走线不知道高出多少的
换句话说这个工艺里降低延迟不是主要目标，减小封装降低布局难度和降低内存因为走线带来内存错误的概率才是更重要的。 不在意，没那么高的需求 本帖最后由 tengyun 于 2023-9-7 18:32 编辑
[偷笑]
HBM 你说要不要引入桌面端。 取消内存插槽
这样 I家，A家竭诚欢迎。
计划性报废更快了，比如某果的招，还能强化高端，低端的定位。 I3搭配16G, I7搭配32G-64G 你的问题说明你对通信速度和导线距离的了解有些误解。通信码率，或者按照你的概念叫做速度，是取决于信噪比的。根据香侬公式，C=Bxlog2(1+S/N)，通信码率C跟带宽B和信噪比S/N成正比关系。在理想情况下，假设没有噪声干扰，那么N无穷小，速度无限大。但在实际环境下，导线越长，则受到干扰就越大，那么在信号强度不变的情况下，信噪比就变差了，通信码率就下降了。因此你的结论是必要条件，却不是充分条件。譬如不缩短导线长度，但是提高信号强度，也可以增加码率，代价就是功耗上升，半导体工艺未必能达到 你们都是什么赛博高级人 纳秒级别都能感受到了[震惊] 影响不大吧，主要还是看时序，m1的内存和cpu都紧贴在一起了，内存延迟还是一般 本帖最后由 zhuifeng88 于 2023-9-7 20:28 编辑
bigeblis 发表于 2023-9-7 20:01
必须的
可以参考HBM显存，就是信号线被极致缩短的结果
热知识, 几代HBM轻载延迟都比同时期jedec时序的内存条高
比如u280上的hbm2 cl14和ddr4 2400cl17
bigeblis 发表于 2023-9-7 20:59
不是说速度非常高吗？
带宽高和延迟又没必然关系 bigeblis 发表于 2023-9-7 20:59
不是说速度非常高吗？
hbm还是宽吧，
就是一下子来一大坨数据给处理器/显卡。
延时没有优势 这要问仿真工程师了 以后CPU内置内存就快了~~~~ 大聪明问题。[睡觉] 记得msi的那个大佬说过 从imc出来的线 每长一点都是损耗（原话记不住了）
告诉你，减少网线长度也可以加快网速 什么时候吧系统盘也整合进cpu吧 可以的，果子现在不就这么干么，现在搞得卖得比金子还贵 DIY 就变成 穷途末路了吗？ zhuifeng88 发表于 2023-9-7 20:07
热知识, 几代HBM轻载延迟都比同时期jedec时序的内存条高
比如u280上的hbm2 cl14和ddr4 2400cl17
...
这是颗粒的工作时序，不是信号传输延时。
这个是不是MTL来着[偷笑] los_parrot 发表于 2023-9-8 19:09
这是颗粒的工作时序，不是信号传输延时。
显然楼主关心的就是最终软件用起来能看到的延迟...表上的值就是测出来的 单核心程序对延迟比较敏感。多核心并行大数据包处理。
CPU缓存大对延迟的容忍度就高。 IAMOTAKU9 发表于 2023-9-8 19:20
这个是不是MTL来着
RPL就有类似的东西。不过这个样品升级了定制的内存封装 一些itx主板内存延迟就要比atx低一点点
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