官方数字是几乎没变，zen4 71mm^2，zen5 70.6mm^2
倒是strix比phoenix大了一大圈，从170多变230多了…价格 ...
strix point其实很恶心。
单纯是为了变真r9，好涨价。
多出的4c和8M l3完全没意义，消费者根本不想要，纯浪费面积。
好像收窄变宽了 是不是这样导热面积会好一点？ thojinwang 发表于 2024-7-17 09:44
好像收窄变宽了 是不是这样导热面积会好一点？
AMD自己说是改善了积热，实际情况还要等测试了才知道 FelixIvory 发表于 2024-7-17 09:23
strix point其实很恶心。
单纯是为了变真r9，好涨价。
多出的4c和8M l3完全没意义，消费者根本不想要，纯 ...
我倒是乐见它多给规模，但是对我来说真正的恶心点在于它单核废了，granite ridge能跑3500的gb6，stx只有2900了…大核本来就只有四个，还要搞主频和ipc双缩水，有必要省这么点吗… Nospel 发表于 2024-7-17 09:05
再多吐个槽，顶盖做这样热传导效率也要高一点儿吧，也不影响顶盖安装
？？？你在想啥，是IOD提供了几乎所有的对外接口，绝大部分信号引脚都要走到IOD上，从基板LAYOUT考虑，IOD没放到最中间已经是对散热妥协的结果了 foxsheep 发表于 2024-7-17 10:40
？？？你在想啥，是IOD提供了几乎所有的对外接口，绝大部分信号引脚都要走到IOD上，从基板LAYOUT考虑，IO ...
可能是吧，不过还是希望能有可接受的妥协，能有优化改善
另外，你确定这是回复我27楼说顶盖设计的？[怪脸] Nospel 发表于 2024-7-17 08:22
对啊，主要就是想CCD能往中间靠些，散热会好些。整体平移都行，PCB基板走线是需要重新设计。就是不明白为 ...
有些人就是爱秀，显得自己很懂。。。 liyichao97 发表于 2024-7-17 10:39
我倒是乐见它多给规模，但是对我来说真正的恶心点在于它单核废了，granite ridge能跑3500的gb6，stx只有2 ...
不涨价我自然愿意，问题是amd想涨价。
但是amd又不太想给24M L3把apu性能弄得太高。
给个16+8随便应付一下。 Nospel 发表于 2024-7-17 08:51
AMD不优化布局靠选散热设备还是隔靴搔痒啊
而且现在好像只有D15 G2号称对AM5优化过？贵哦，大几百差价投 ...
估计没有扣具的原因就是其他厂商试过了，挪动那几毫米的距离和不挪温度也就一两度的区别，但他们要出很多成本，索性算了，利润第一。猫头鹰是已经卖很贵了，利润率估计都90%了，干脆送一个偏移扣具还能博取一点信仰，然后降个一两度还能显得自己多高大上。 FelixIvory 发表于 2024-7-17 09:23
strix point其实很恶心。
单纯是为了变真r9，好涨价。
多出的4c和8M l3完全没意义，消费者根本不想要，纯 ...
未必吧，4xzen5c在核心上占不了多大面积，我看多出来的面积主要是890M的面积，还有就是新的XDNA2的npu，比原来的应该要大一些。 Nospel 发表于 2024-7-17 09:05
再多吐个槽，顶盖做这样热传导效率也要高一点儿吧，也不影响顶盖安装
这个顶盖还有个很大的吐槽，就是太厚。但看AMD老神在在，完全没有改的意思……好吧，反正厂家比我懂，所以我就不多说啥了。 Nospel 发表于 2024-7-17 09:05
再多吐个槽，顶盖做这样热传导效率也要高一点儿吧，也不影响顶盖安装
哈哈哈,非常赞同.
我实在不明白为啥一直要八爪鱼顶盖...极为难看,很多人说没影响,我的理解就是顶盖就是传热的,大点难道不好?? 本帖最后由 af_x_if 于 2024-7-17 22:27 编辑
Nospel 发表于 2024-7-17 09:05
再多吐个槽，顶盖做这样热传导效率也要高一点儿吧，也不影响顶盖安装
估计那几组电阻是封测后再焊的，用来标定体质之类的
所以封装上必须留出操作空间。 af_x_if 发表于 2024-7-17 22:25
估计那几组电阻是封测后再焊的，用来标定体质之类的
所以封装上必须留出操作空间。 ...
你要这样猜的话，就必定已经会有6核改8核、12核改16核的破解出现了[偷笑] 本帖最后由 wasili8888 于 2024-7-17 22:56 编辑
锐龙9000系列延续了chiplet布局结构，一两个CCD加一个IOD，其中IOD完全沿用了锐龙7000系列上的那一个，还是6nm工艺、122平方毫米面积、34亿个晶体管，密度为每平方毫米2790万个。
CCD部分工艺从5nm升级为4nm N4P，面积从71平方毫米变为70.6平方毫米——是的，缩小了0.4平方毫米，也就是大约0.005％。
得益于新工艺新架构，几乎不变的面积下，晶体管数量从65亿个增加到83.15亿个，也就是几乎27％，密度也首次突破1亿，达到了每平方毫米1.1778亿个。
io die那个6nm的密度远不如正统7nm的0.5亿每平方毫米，怪不得待机功耗一如既往的垃圾。感觉就是10nm改个名字！ wasili8888 发表于 2024-7-17 22:52
锐龙9000系列延续了chiplet布局结构，一两个CCD加一个IOD，其中IOD完全沿用了锐龙7000系列上的那一个，还是 ...
不是这么算的，iod的那种电路密度想高也高不起来，不然光看这密度还没牙膏的14nm高呢....... Nospel 发表于 2024-7-17 08:35
已经被诟病不止一代了，还不改。存在技术障碍还能理解，成本最小化出发就是皮痒该抽抽了。 ...
技术上没有障碍，把IOD芯片往下搬一点，CCD也就靠中间了。
农企现在数据中心EPYC赚得盆满钵满，不重视消费市场。
牙膏厂强行给消费市场搞大小核，老黄那边游戏卡爱买不买。
农企对待消费市场也是差不多的情况，能用老设计继续凑合，就懒得改。
IOD芯片沿用老的，那么底下基板也就沿用老的。
CCD那一点稍微改一下布线就好。
全部弄新的，设计其实要不了多久，评估过程太长。 Nospel 发表于 2024-7-17 09:05
再多吐个槽，顶盖做这样热传导效率也要高一点儿吧，也不影响顶盖安装
一直很想问，为什么AMD的顶盖设计成异形，是有什么讲究吗？还是仅仅只是一个外观？？？有没有人懂？？ FelixIvory 发表于 2024-7-17 11:46
不涨价我自然愿意，问题是amd想涨价。
但是amd又不太想给24M L3把apu性能弄得太高。
给个16+8随便应付一 ...
价格已经完蛋，华硕把中端模具+r9 365的核显本卖7999了…
等于说365比同级模具的meteor lake u9贵1k sunshinelonely 发表于 2024-7-18 01:04
一直很想问，为什么AMD的顶盖设计成异形，是有什么讲究吗？还是仅仅只是一个外观？？？有没有人懂？？ ...
兼容老孔距，cpu底下不能放电容只能上面挖了放电容了。。。 Nospel 发表于 2024-7-17 09:05
再多吐个槽，顶盖做这样热传导效率也要高一点儿吧，也不影响顶盖安装
你找个散热器对一下就知道了，这玩意是系统工程
填平了还有后面说的顶盖厚度要是改动都不能兼容老扣具。。。。 wasili8888 发表于 2024-7-17 22:52
锐龙9000系列延续了chiplet布局结构，一两个CCD加一个IOD，其中IOD完全沿用了锐龙7000系列上的那一个，还是 ...
你以为IOD是干什么的……
IOD是负责IO的啊，IO里面一堆巨大的模拟器件，电容电感ESD再加上大尺寸的驱动晶体管，这密度怎么可能和CCD这种几乎纯逻辑电路比？ darkness66201 发表于 2024-7-17 23:42
不是这么算的，iod的那种电路密度想高也高不起来，不然光看这密度还没牙膏的14nm高呢....... ...
哦哦哦 原来是这样 是我不懂
谢谢解惑 acalephs0v0 发表于 2024-7-18 08:03
你以为IOD是干什么的……
IOD是负责IO的啊，IO里面一堆巨大的模拟器件，电容电感ESD再加上大尺寸的驱动晶 ...
是我不懂
谢谢解惑 样子变了才能叫升级嘛~~ 新城舊夢 发表于 2024-7-17 08:59
上面那哥们想的太复杂，我都看的有点懵。
就我理解IOD要连接CPU背后触点的，涉及到距离等长、信号同步等 ...
CCD和IOD的互联速度快了信号线之间的间距也要相应加大，间距大了需要的空间变大，所以IOD和CCD之间距离要变大。IOD那边的AM５封装都是内存出线，IO信号很多空间只能加大不能缩小，CCD那边主要就是供电触点位置动一下关系不大
至于封装上的走线等长问题，原厂会给出封装电信号模型文件，画底板做等长的时候会根据封装模型自己补偿的，最后跑线路模拟每根IO线差多少ps已经包含了封装里面的延迟
页:
1
[2]