我来立一个flag，关于Zen5别去甩台积电的锅
本帖最后由 panzerlied 于 2024-8-9 14:01 编辑对比TSMC N5，
TSMC N3B 性能+12%或者功耗-27%，ARL的CPU Tile用的这个工艺。
TSMC N4P 性能+11%或者功耗-18%，Zen5 Classic的CCD用的这个工艺。
1%我直接忽略了，我认为这两个工艺的性能表现是一样的，功耗差距是11%。
我这里开不了投票，各家请不要找各种理由，什么封装不是一个级别，互联功耗大什么的，纯论实际产品。
都对比顶级SKU，到时候看9950X和U9 285K的能耗比曲线差异是不是大于11%，这个差异无法谈单点，还是曲线较好一点。
我个人倾向于物理核心比超线程能够提供更好的能耗比，欢迎到时候挖坟。 挽尊 台积电CBA，微软CBA，市场部CBA，封装CBA，AMD尽力了，而消费者要考虑的事情就多了。 [偷笑]还有这种角度的
那不比隔壁三棒子强多了 ARL能耗比理论上应该比zen5高11%啊。比的话是不是比单核能耗好一点啊。
毕竟多核的话，工艺架构完全一样，核心越多，全核能耗肯定越好啊 没有超线程单核能耗比更好，不是理所当然的吗[流汗]
超线程本来就是用性能面积比去换能耗比
https://cdn.wccftech.com/wp-content/uploads/2024/06/2024-06-04_8-51-17.jpg 赫敏 发表于 2024-8-9 16:53
没有超线程单核能耗比更好，不是理所当然的吗
超线程本来就是用性能面积比去换能耗比
这里比的不是单核，比单核不需要顶级SKU。 说点人话嘛，缩写那么多，除了业内人士和顶级发烧友，谁知道那些缩写啥意思 panzerlied 发表于 2024-8-9 03:55
这里比的不是单核，比单核不需要顶级SKU。
比全核又有小核的干扰。如果只比8大核多核的能耗比那么：
工艺差距：11%
无超线程设计：5%（按照Intel给的数字）
架构设计差距：实际差距-16%
而无超线程的设计付出了-15%的性能面积比。面积这个东西不好说那么姑且认为多核性能上限-15%（仅大核） 赫敏 发表于 2024-8-9 17:02
比全核又有小核的干扰。如果只比8大核多核的能耗比那么：
工艺差距：11%
无超线程设计：5%（按照Intel给 ...
就是要包含小核啊，小核对超线程构成了这个全核的对比框架。 苏妈只能选择台积电，难道还能有其他选择不成？[无奈] panzerlied 发表于 2024-8-9 04:04
就是要包含小核啊，小核对超线程构成了这个全核的对比框架。
用小核而不是超线程来提高上限总体还是make sense的，外加避免线程安全问题
不过我还是希望小核架构早日转正成为主力核心 赫敏 发表于 2024-8-9 17:12
用小核而不是超线程来提高上限总体还是make sense的，外加避免线程安全问题
不过我还是希望小核架构早日 ...
超线程还是非常重要的，超线程一日做不好，Xeon的架构就没法换代，那玩意儿线程实打实要卖钱的，宽核心没有超线程过于浪费了。
但是这个不是本世代对比的话题了。 panzerlied 发表于 2024-8-9 04:13
超线程还是非常重要的，超线程一日做不好，Xeon的架构就没法换代，那玩意儿线程实打实要卖钱的，宽核心没 ...
我觉得不一定。aws的epyc4都是关了超线程在用的，自家graviton也没有超线程，小核至强也没有超线程。以后服务器可能没有超线程的会是主流 台积电那个PPT就当放屁，从A16和A17pro的情况下来看，N3B就是密度高的N4P 不要觉得处理器内复杂度是难题，现在核心间互联也到极限了。
我都觉得为了缓解互联压力，推土机这样的合体多核心要再现了呢。 af_x_if 发表于 2024-8-9 17:52
不要觉得处理器内复杂度是难题，现在核心间互联也到极限了。
我都觉得为了缓解互联压力，推土机这样的合体 ...
推土机只是太超前了，把一个10年后的才应该出现的架构提前搬上桌面，当然要被对家吊打[偷笑] 赫敏 发表于 2024-8-9 17:34
我觉得不一定。aws的epyc4都是关了超线程在用的，自家graviton也没有超线程，小核至强也没有超线程。以后 ...
国内云厂不一样，一个核心的两个线程当2核的配置卖[偷笑] destroypeter 发表于 2024-8-9 17:04
苏妈只能选择台积电，难道还能有其他选择不成？
三棒子巴不得 苏妈来下个单？三棒子的n5工艺产品线好久 没开张了。不知苏妈敢不敢 本帖最后由 kang12 于 2024-8-10 00:47 编辑
新消息，Ultra 285K的PL2至尊模式开到295W了...这真的要硬超多核频率和9950X碰一碰了，回收了105度温度墙的伏笔，能耗比直接抛之脑后（但是这个亟待解决的N3B积热降频能撑多久？）[无奈]。
https://www.chiphell.com/thread-2626025-1-1.html https://www.eetimes.com/wp-content/uploads/TSMC-HPC-node-comparisons-speed-v-power.jpg
Zen 5用的大概是2-2 fin的N4P加上CPP放宽版，而LNC则是3-2 fin N3B DTCO加上CPP放宽版，要看285k在5.4/4.6的实际电压跑多少才能知道应该要套用哪个数字去修正工艺差距。3-2和2-2的分水岭在1.1v，0.85-1.1v这段curve的差异会是最小的。所以最好的对比方法是两边都跑1.1v去比，这样能确保工艺差距在10-15%内。 af_x_if 发表于 2024-8-9 17:52
不要觉得处理器内复杂度是难题，现在核心间互联也到极限了。
我都觉得为了缓解互联压力，推土机这样的合体 ...
Zen5废案的LPE就是纯整数核心啊，非常推土机。 5d5588cf 发表于 2024-8-10 00:55
Zen 5用的大概是2-2 fin的N4P加上CPP放宽版，而LNC则是3-2 fin N3B DTCO加上CPP放宽版，要看285k在5.4/4.6 ...
来人加分啊 本帖最后由 kang12 于 2024-8-10 15:57 编辑
panzerlied 发表于 2024-8-10 01:43
来人加分啊
1.1v感觉是9950X全核5.1GHz、285K全核P4.9GHz、E4.0GHz的样子，170W对180W状态么（前者领先6%+多核性能），目前两者都是VDD1.3~1.35V的最高功耗状态（不排除特尔要继续电）[吃惊]。 本帖最后由 PolyMorph 于 2024-8-10 17:13 编辑
N3B的EUV曝光层数跟n2都差不了多少，还上了SAC，属于高配置了，arrow高频肯定上了3-2fin
N3E是简化版
zen5 hp hd库难说
官方对比都是密度库，你参照这个数据很难比较
赫敏 发表于 2024-8-9 17:12
用小核而不是超线程来提高上限总体还是make sense的，外加避免线程安全问题
不过我还是希望小核架构早日 ...
小核转正成主力核心感觉快了，2代左右应该能实现 本帖最后由 kang12 于 2024-8-10 16:05 编辑
自旋烧麦 发表于 2024-8-10 15:56
小核转正成主力核心感觉快了，2代左右应该能实现
小核在服务器那边可以自己当主力核心了，全E核；不过消费级阻力很大，笔电是E、LP-E打辅助，桌面多半不欢迎（现有单CCD的大小核准备降级成65W低功耗U系列了）它，反而在继续探索P核+大缓存的路线[困惑]，当然也有继续增加小核堆多核性能的8+24、8+32构想，以及更远的胶水（8+16）x2构想，看市场接受程度吧... panzerlied 发表于 2024-8-9 17:13
超线程还是非常重要的，超线程一日做不好，Xeon的架构就没法换代，那玩意儿线程实打实要卖钱的，宽核心没 ...
小核心可以承担大部分超线程的功能，IO任务可以优先放到小核心上面去跑。
至于超线程核小核心哪个更值得，Intel内部肯定做了大量仿真论证，我们只管看结论就行。
另外，下一代去掉了超线程实际上大大简化了调度模型，这意味着可以进行更加精细的调度来减少大核心的浪费。 kang12 发表于 2024-8-10 16:01
小核在服务器那边可以自己当主力核心了，全E核；不过消费级阻力很大，笔电是E、LP-E打辅助，桌面多半不欢 ...
你没理解我们的意思[傻笑]
Atom->Tremont->Gracemont->Skymont这套架构发展下来比传统酷睿更具潜力，Skymont的下一代说不定就能全面超越Cove系列
Intel搞大小核心本质上也是一种实验行为，把新技术全往小核心上面堆，大核心负责稳住基本盘，等到小核心成熟之后，直接替换掉原本的大核心。
说不定那时又回归全大核架构了[狂笑] 牙膏厂自己都说了intel 4已经不可能明年完成了！
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