传闻中的Zen6的双内存控制器，可能不是什么新设计
本帖最后由 sinopart 于 2025-7-15 10:53 编辑听到Zen6的这段IMC相关的传闻后一直觉得耳熟，今天突然想起来，似乎在Alder Lake上听过类似的概念。
查了一下MSI的讲解视频，发现AlderLake上就是双控制器架构，单个控制器单元只负责一个通道，单个控制器同时兼容DDR4与DDR5。
这种做法的好处是极大的提升了IMC的内存带宽，在12代上即使是DDR4的带宽也相比11代提升了25%。
看样子Zen6的CCD - IOD间带宽（这么描述的原因是还不确定是否继续叫IF总线）确实极大的提升了，足够IMC提升自己的读写能力。
CCD - IOD间带宽（这么描述的原因是还不确定是否继续叫IF总线）
一般叫 GMI 物理上如何设计的和实际性能其实没必然联系, 迄今为止桌面只配吃 narrow mode 而已 xy. 发表于 2025-7-15 10:53
一般叫 GMI
这是IF的物理层，GMI收发器，在工作逻辑上抽象为一个叫IF总线的网络结构
按照AMD发布RYZEN AI MAX 395时的采访来看，这个ZEN6的新的并行式Die to Die连接显然和GMI有着极大的不同（例如并行对比串行），有很大概率会改名。 xy. 发表于 2025-7-15 10:54
物理上如何设计的和实际性能其实没必然联系, 迄今为止桌面只配吃 narrow mode 而已 ...
希望能看到ZEN6用MRDIMM把内存子系统带宽干到GDDR5级别的那一天 大家都是抄来抄去的，这很正常
还有各种烟雾弹，什么下一代单核7G，intel信了棺材板都盖不住 这样设计会不会导致延迟增大？ “双IMC”确实不是啥新概念，4通道的U不都是么。
洋垃圾E5。。[困惑] 我记得肥龙2架构就实现双mic设计，即支持ddr2又支持ddr3 现在的问题是，12代那时候是为了兼容D4和D5 zen6没D6要兼容吧，所以设计的好处是哪些呢暂时不知道 kilbadou 发表于 2025-7-15 19:50
现在的问题是，12代那时候是为了兼容D4和D5 zen6没D6要兼容吧，所以设计的好处是哪些呢暂时不知道 ...
CU-DIMM吧 其实K10就有
https://en.wikipedia.org/wiki/AMD_10h
Two 64-bit independent memory controllers, each with its own physical address space; this provides an opportunity to better utilize the available bandwidth in case of random memory accesses occurring in heavily multi-threaded environments. This approach is in contrast to the previous "interleaved" design, where the two 64-bit data channels were bounded to a single common address space. 其实双内存控制器是爆料错误翻译了，正确翻译是两种内存控制器，因为zen6有两种iod，一种搭配单ccd，一种搭配双ccd，当然这只是爆料。 ZEN6出来大家就知道了三，现在猜没意义啊！ sinopart 发表于 2025-7-15 10:58
希望能看到ZEN6用MRDIMM把内存子系统带宽干到GDDR5级别的那一天
下一代EPYC 16通道MRDIMM 12800，单路带宽就已经达到5090的水平了，GDDR5是什么玩意儿......[流汗] darkness66201 发表于 2025-7-15 20:46
下一代EPYC 16通道MRDIMM 12800，单路带宽就已经达到5090的水平了，GDDR5是什么玩意儿...... ...
MRDIMM目前商用的不是8800MT/S吗？ sinopart 发表于 2025-7-17 09:29
MRDIMM目前商用的不是8800MT/S吗？
下一代是12800 别用着用着推土机架构一些特性又回来了就行了。。。 肯定不会比zen5差啊 可别缩肛了，别太激进
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