Neo_Granzon 发表于 2024-8-19 10:29
那积热就没救了，功耗墙怕不是锁到95w。
我看95W都够呛
还是那句话，不可能既要又要什么都要，要尊重物理规律，历史规律。不要学那谁，觉得人定胜天。。。
OstCollector 发表于 2024-8-19 10:59
epyc最大的用户是云，然而云的客户一般不需要8核心以上的规格，所以epyc的ccx都是8c
还有一类是全部核心的 ...
大型ERP还是需要8core以上规模的，比如SAP Hana，动不动就给你来个64core，128core....
服务端软件，中间件，数据库，几十年前接受过Numa的毒打了，优化了几十年，跨CCD这种事情（当然，请在bios里面开启numa），完全不是问题。
PS : EPYC服务器，都会在bios里面开启numa。
dcl2009 发表于 2024-8-19 10:11
想省成本，没办法，这玩意是给EPYC用的，可以连8个CCD，下放到PC可以投资最大化，至于出问题？PC又不怎么赚 ...
没错，吃剩饭就别挑剔碗里的不是鲍参翅肚了。。。
主要是牙膏不给力，桌面一直8大核。。。
牙膏给力的话
AMD肯定会出单CCD16核的
现在AMD一个CCD里面2个CCX。把CCX提升一倍难度也不大。
xks07 发表于 2024-8-19 12:58
主要是牙膏不给力，桌面一直8大核。。。
牙膏给力的话
AMD肯定会出单CCD16核的
单CCD 16核，CCD内部也要做mesh了。
水多了加面，面多了加水
打打Intel足够了，没有动力改
应该可以改成RX7000系显卡上面的互联形式？
落寞之心 发表于 2024-8-19 16:12
应该可以改成RX7000系显卡上面的互联形式？
7000系显卡也没有用3D封装，片间互联能力还是有限。AMD给了先进封装的应该就MI300这种商用芯片。民用还是等下放吧。
分片chiplet是整个行业的大趋势，核心是先进封装。AMD消费级还是基于铜线的互联方案，离上限还远呢，Intel倒是上了硅基板互联chiplet了。AMD啥时候想改了换个互联方案的事情。
Neo_Granzon 发表于 2024-8-19 10:29
那积热就没救了，功耗墙怕不是锁到95w。
为啥会没救，iodie现在撑死30w，正常用基本15w左右，不超频更是能个位数。
积热实锤大部分是钎焊加顶盖的锅，堆了能削顶盖厚度，然后改一下钎焊技术，差不多就行了。
跟何况amd现在路线是加宽做更大的核，这思路下频率不降就是功力深厚了，关注点基本上转移到等功率性能提升上去了
你们为什么觉得互联总线可以无限改进呢？还是这句话，水多了加面，面多了加水，没意义。
事实上， inter 的 ringbus 是单 die 多核互联的最佳实践。
幻想 单 die 16 核，还能保持核间高效通讯，单核能效可控跑高频，可控成本？突破物理规律的事情，还是算了。
其实AMD还有一条APU的产品线，那个就是单芯片结构。
af_x_if 发表于 2024-8-19 09:43
可以先看看Zen5C怎么实现的16核CCX，只要CCX能扩大就不是问题。
至于说合die，参考一系列mesh，那桌面体验 ...
Zen5C 明确要减缓存，降低频率，使用高密度优化的芯片设计。
AMD这种分die设计，其实很灵活
纯大核，大小核混合，纯小核，都可以通过廉价的电路板实现。
然后EPYC和普通桌面共享运算芯片设计，只需要设计两款不同的IOdie
合die设计，有APU那边，只是APU迭代太慢了，现在还停留在5xxx系列。
装陈醋的酱油瓶 发表于 2024-8-19 10:56
感觉如果在io die 上叠个缓存效果会更好
顶多对做在io die上的核显有效果
8owd8wan 发表于 2024-8-19 13:52
单CCD 16核，CCD内部也要做mesh了。
水多了加面，面多了加水
估计不会，我猜是双ring，或者类似zen2那样双ccx，相当于硅互联取代了一部分铜互联，这样减少了铜互联压力。
现在把好的技术都用上了，那到时候咋升级？肯定要留一手，万一后续的研发出问题，核心性能没提升，还能通过之前留了一手的封装形式吃两年老本缓冲一下研发进度[偷笑]
darkness66201 发表于 2024-8-19 17:20
估计不会，我猜是双ring，或者类似zen2那样双ccx，相当于硅互联取代了一部分铜互联，这样减少了铜互联压 ...
那样的话，意义不大。
inter的ringbus是多核互联效率的极限，不要想着打破这个位面物理规律嘛
8owd8wan 发表于 2024-8-19 17:27
那样的话，意义不大。
inter的ringbus是多核互联效率的极限，不要想着打破这个位面物理规律嘛 ...
极限是xbar吧。不过16c的xbar不好搞啊
Mufasa 发表于 2024-8-19 16:33
Zen5C 明确要减缓存，降低频率，使用高密度优化的芯片设计。
AMD这种分die设计，其实很灵活
"合die设计，有APU那边，只是APU迭代太慢了，现在还停留在5xxx系列。"
虽然桌面停在g5xxxx系列，但是笔记本不就是APU嘛，本质一个东西，6xxxx，7xxxx，8xxxx和最新的AI 3xx系列其实都是APU。虽然不分die，AI 3xx已经分cxx了，比分die强但是也没有那么好。
OstCollector 发表于 2024-8-19 17:32
极限是xbar吧。不过16c的xbar不好搞啊
cache 大了后，xbar不好搞。所以inter才转向ring的
OstCollector 发表于 2024-8-19 17:32
极限是xbar吧。不过16c的xbar不好搞啊
折中一下butterfly
8owd8wan 发表于 2024-8-19 17:27
那样的话，意义不大。
inter的ringbus是多核互联效率的极限，不要想着打破这个位面物理规律嘛 ...
AMD ccd内部一样是ringbus,延迟比intel低了三分之一（也就是相对于intel 50%提升）。而且你像zen2那样合起来之后，原来需要走铜互联的，现在走硅互联，相当于套了三层，这样变相延迟低了，核心数可以进一步增长。
af_x_if 发表于 2024-8-19 11:23
iodie跟CCD之间的带宽连双通道DDR4都吃不下，叠缓存也是叠了个寂寞……
主要是延迟吧.... 而且7nm zen 2开始就92GB/s 了，填满双通道D4还是够的。
darkness66201 发表于 2024-8-19 17:42
AMD ccd内部一样是ringbus,延迟比intel低了三分之一（也就是相对于intel 50%提升）。而且你像zen2那样合 ...
也许这对服务器CPU是有意义，但是如果桌面，发热不知道会不会是个瓶颈？高频上不去，一切都枉然吧。
我目前不看好单die里放更多得核心。。
说起来，torus和hypercube作为片上总线可能吗
8owd8wan 发表于 2024-8-19 17:39
cache 大了后，xbar不好搞。所以inter才转向ring的
后来核心数量太多又转向Mesh了
本帖最后由 zhuifeng88 于 2024-8-19 19:25 编辑
OstCollector 发表于 2024-8-19 19:05
说起来，torus和hypercube作为片上总线可能吗
不可能, 哪怕不考虑成本, 层数增加套刻精度也会不断下降, 做不了那么多层
Mufasa 发表于 2024-8-19 19:15
后来核心数量太多又转向Mesh了
是的啊，权衡之后，为了服务器，就做mesh了。
inter很清楚。
Ring：延迟低，带宽大，成本低，核间互联爽，但核数上不去，理论上12个极限了
Mesh：延迟高，带宽提升难度大，成本高，但可以堆核，堆五六十个也可以
我还是这么说，不可能既要又要什么都要，这个世界有其物理规律，人，胜不了天。
https://www.techpowerup.com/img/s4bRbjc44VOxaRTN.jpg
所以说看这个16核一个CCX的Zen5c怎么实现的呀。
8owd8wan 发表于 2024-8-19 17:27
那样的话，意义不大。
inter的ringbus是多核互联效率的极限，不要想着打破这个位面物理规律嘛 ...
不是。
ring是6-10核内性价比和性能的综合最优选择，但不是极限。