LGA1851 2024年下半年推出，支持到2026年，N3B→18A

PolyMorph

Arrow Lake和LGA1851接口将在2024年下半年推出，zen5也很猛，如果18A Panther Lake延期2026年，8+32 很有可能采用  2025年用Arrow Lake Refresh填补


Arrow Lake和Refresh未来制程是20A N3B构成，都不是高频工艺且迅速被后续工艺迭代，频率比现在反复打磨的Intel 10ESF工艺倒退，CPU Tile、GPU Tile、SOC Tile、IO Tile用不同的制程





Skymont的ipc可能不逊于现在的golden cove，并且有全吞吐的avx2，以现在抠门的配置搞32个skymont，多核肯定是徒增功耗，如果intel愿意改善环形总线，并提升小核簇的缓存配置，32核每一个核能发挥出应有的IPC，我觉得还是很难，对比8个大核明显的数量优势，可以干的活会不会更多

牙膏厂的大核性能是高，但是面积是小核4倍，面积效率不如zen4，工艺便宜塞不进去，工艺贵了，晶圆寸土寸金，为了财报好看只能塞8个


12 13代大小核调度难根源还是小核的缓存资源不足，共享L2，四个小核公用一个ringbus节点，而一个ringbus上的一个节点在一个ringbus时钟周期内只能完成一次访存操作，如果这四个小核同时需要访问L3那就得排队等待。

寄存器数量和指令流水线更少，大小核之间切换上下文io开销很大，软件怎么优化都跟有限

13代小核簇的缓存分配只能喂饱2个，4核同时跑第3第4个核性能发挥会因为缓存极其受限，4核性能对比2核提升不理想


2024年上半年量产20A，下半年量产18A，18A目前有3家客户，RibbonFET+PowerVIA背部供电，台积电N2技术上被Intel超车是事实





Meteor Lake



Lunar Lake是特殊产品，和arl还有mtl都没有关系。目前看Lunar Lake的cpu有4P+4E，p核和e核不在同一个Ring bus上，可能p核通过ring bus通信，E核通过L2通信，P核Cluster和E核Cluster之间通过LLC通信，或者绕路soc。Lunar Lake仍然有独立的soc和gpu，soc里是否还有lpe目前看rvp1看不出来，gpu之前泄漏过是battlemage的64eu，主要工艺应该都也是tsmc的，CPU Tile是N3B。lnl会比arl早出最多一个季度，最终产品tdp会有低至5w的sku，今年底更新mtl的高端轻薄本明年都还会换lnl再更新一次。