Intel展示18A工艺性能 密度提升超过30%，同功耗下频率提升25%

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英特尔在日本VLSI研讨会上展示了即将推出的Intel 18A工艺的详细情况，该工艺节点将取代Intel 3节点，提供更好的时钟和电压调节，计划于2025年下半年进入大规模生产，预计Panther Lake客户端处理器以及Clearwater Forest至强处理器将会采用该工艺节点。

Intel 18A工艺节点结合了RibbonFET(GAA环绕栅极晶体管)和PowerVia(背面电源传输)，从而形成全新的金属堆叠架构。RibbonFET采用改进的栅极静电特性，相对于FinFET单位面积有效宽度更大、单位面积寄生电容更小，并且有更好的灵活性。

Intel还在RibbonFET上改进了灵活性设计，较原本的FinFET更优秀，为180H和160H库引入了多种带状宽度，透过DTCO优化逻辑功耗、漏电与性能，并为SRAM设计了专门优化的带状宽度以优化位单元性能，所有这些都增强了Intel 18A制程上制造的下一代芯片的性能和设计能力。

Intel 18A所使用的PowerVia技术也将有助于改善下一代晶体管的功率传输，改技术采用背面电源信号线而非正面电源信号线。这线新线路被分离并分别进行最佳化，从而实现更高的逻辑密度、更好的标准单元利用率、更低的信号RC、减少电压降并提高设计弹性。

透过这些改进，在同功率下Intel 18A将比Intel 3提供至少15%的性能提升。同样是1.1V电压下，Intel 18A可提供比Intel 3工艺高出25%的频率，并且还支持低于0.65V的低电压下运行，在同频率下可降低38%的功耗。

在提升晶体管密度方面，Intel 18A通过背面供电技术，在电源利用率上提升了8~10%，并将最坏情况下的IR压降减少到原来的1/10。

与Intel 3相比，Intel 18A的单元高度在使用高性能设计时从240nm降低至180nm，采用高密度设计则从210nm降低至160mm，而M0/M2间距从30/42nm变成了32/32nm，正面金属层数从Intel 3的12~19层减少到11~16层，并增加了三个背面金属层以支持PowerVia。

M1至M10层的间距已从60nm缩小至32nm，之后在上层再次放宽。M0至M 层采用低数值孔径EUV曝光技术，将所需光罩数量减少了44%，并简化了制造流程。

最后在SRAM扩展方面，Intel 18A的HCC SCRAM密度较Intel 3提升了30%，提供HCC 0.0230um2和HDC 0.0210um2 SRAM。此外Intel 18A工艺并不会止步于此，他们还有更多的制程升级，包括18A-P和18A-PT，将在Direct Connect 2025上发布，并计划在2026至2028年间推出，Intel也希望客户利用这些制程进行芯片生产。