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[CPU] 据说 16代 nova-lake S桌面端 单计算核心模块将引入BLLC

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发表于 2025-7-25 09:40 | 显示全部楼层 |阅读模式
本帖最后由 sekiroooo 于 2025-7-25 09:47 编辑

料是这样的    。说白了,BLLC(big last level  cache)就是类似  AMD的X3D 大三缓。


16P+32E+4LPE 双CCD的 的 SKU  暂不会引入  BLLC 缓存模块

8P+16E(总计末级缓存 144MB)、8P+12E的单 CCD 会引入  BLLC 缓存
haze01.png
raichu-01.png
 楼主| 发表于 2025-7-25 09:51 | 显示全部楼层
英特尔还是全 打包 梭哈 TSMC的晶圆代工+封装算了吧,X3D stacking堆叠封装 你自己是 玩不明白的
 楼主| 发表于 2025-7-25 10:05 | 显示全部楼层
赫敏 发表于 2025-7-25 10:01
4LPE在IOD上,然后挂两个CCD,可替换一个CCD为大缓存

感觉走对了路,虽然一个缓存挂外面感觉有点蠢 ...

有可能和锐龙一样,通过TSV技术 直接封装 在CCD上面 或者压在CCD下面
 楼主| 发表于 2025-7-25 10:11 | 显示全部楼层
Barcelona 发表于 2025-7-25 10:00
edram大L4重出江湖!

其实Arrow lake的大核里面就有L0级缓存了。L0  L1  L2  L3
 楼主| 发表于 2025-7-25 10:52 | 显示全部楼层
xy. 发表于 2025-7-25 10:02
6 月的料也能拿出来烂炒一遍

6月的料叫做  BLLC缓存吗,只要novalake 都配 三缓吗
 楼主| 发表于 2025-7-25 11:00 | 显示全部楼层
本帖最后由 sekiroooo 于 2025-7-25 11:06 编辑
jxljk 发表于 2025-7-25 10:02
农企 老黄  牙膏 殊途同归


皮衣的高端AI芯片  GB、H系列是 多芯片chiplet+多层HBM3芯片+cowos封装, 消费级的一般的RTX pro和显卡    就一个核心BGA封装+PCB+GD6/7显存

AMD是 除了APU和8000锐龙   目前 X86 CPU 全都是 CCD+iodie 多chiplet   Serders(IFOP)封装
 楼主| 发表于 2025-7-25 11:08 | 显示全部楼层
xy. 发表于 2025-7-25 10:54
你自己发的不识字吗.

我6月   可没发novalake带三缓的帖子,别扣帽子
 楼主| 发表于 2025-7-25 11:40 | 显示全部楼层
xy. 发表于 2025-7-25 11:08
你主楼转的那个图上写着 6 月发的啊
真不识字啊?

我识不识字、发不发贴 都不关你吊事。
 楼主| 发表于 2025-7-25 11:42 | 显示全部楼层

本帖最后由 sekiroooo 于 2025-7-25 11:43 编辑
af_x_if 发表于 2025-7-25 11:12
last level说明是单开一级而且是最靠近内存这级的。跟x3d拓展l3不同。
我认为是连在iodie上而不是ccd上。 ...


连在IODIE上   跨die通信了了。距离那么远, Intel没那么想不开吧。 延迟不得爆炸起飞
 楼主| 发表于 2025-7-25 12:00 | 显示全部楼层
panzerlied 发表于 2025-7-25 11:53
哪儿来的X3D啊,就平面大缓存。没那么多其他的。

就是一个 平铺的 BLL cache tile封装到 base tile上?  还不肯向TSMC跪一下,求给下X3D stacking堆叠封装技术支持 做不到吗

做不到就是烂完了
 楼主| 发表于 2025-7-25 12:06 | 显示全部楼层
panzerlied 发表于 2025-7-25 12:01
不是啊,就是做一个缓存更大的computer tile

intel这方面技术积累有限,没必要去冒风险 ...

TSMC 2nm  +  超大的compute tile,都不敢想到底有多贵
 楼主| 发表于 2025-7-25 12:10 | 显示全部楼层
af_x_if 发表于 2025-7-25 12:07
x3d采用的无球键合应该是amd的专利

你总得要 TSMC给 你 封装吧,X3D cache本身就是一款芯片。就算是AMD的专利 也有TSMC的工程师协 助参与的
 楼主| 发表于 2025-7-25 12:44 | 显示全部楼层
用户 发表于 2025-7-25 12:19
平铺延迟更高,但好像能放更大的缓存。延迟google一下貌似x3d是12ns,l4 edram 35ns, 内存90~100ns ...

24楼大佬  讲的说是 大缓存   直接作为COmpute tile的核心里的一部分,不存在单独LLC模块。这样肯定是 很好的,但是成本代价太大
 楼主| 发表于 2025-7-25 12:56 | 显示全部楼层
yangzi123aaa20 发表于 2025-7-25 12:52
啥时候改名叫big fucking cache还差不多

有道理。命名的很好,go mother fucking cache也不错
 楼主| 发表于 2025-7-29 07:19 来自手机 | 显示全部楼层
BLLC版本将提供8P+16E和8P+12E两种配置,且TDP均为125W,这是K系列型号的典型特征。Core Ultra 9 - 16P+32E+4LPE,150WCore Ultra 7 - 14P+24E+4LPE,150WCore Ultra 5 - 8P+16E+4LPE,125WCore Ultra 5 - 8P+12E+4LPE,125WCore Ultra 5 - 6P+8E+4LPE,125WCore Ultra 3 - 4P+8E+4LPE,65WCore Ultra 3 - 4P+4E+4LPE,65W结合之前泄露的Nova Lake-S产品阵容,两款大缓存版本都属于Core Ultra 5级别。
 楼主| 发表于 2025-7-29 18:11 | 显示全部楼层
Setfan 发表于 2025-7-29 14:58
Core Ultra 9 - 16P+32E+4LPE  

这个版本来个双BLLC那就炸裂了

那可要 天价的额。
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