Intel下一代大核小核都很猛啊

赫敏

小核本来就不算小啊，目前的小核前端都是zen2的规模。只是给的缓存太小了还不给L3让人感觉小，外加把avx砍到128

新小核直接来到zen5的前端规模，毕竟N3B工艺密度比对面高不少。当然浮点只有zen3水平

再就是移动端从8小核改到了4小核也说明一些问题，这一代小核不是白给了，移动端可能只有4桌面最多8

赫敏

liyichao97 发表于 2024-6-3 22:40
大核那就应该和zen5差不多吧（但是没有smt）
小核真有意思了，这样的话SRF真的可以打turin dense了

其实如果忽略3*3的解码，skymount比大核还要像zen5简直如出一辙

SRF搭载的还是老一代的废物小核，跟zen5c没法比的

赫敏

zhuifeng88 发表于 2024-6-3 22:54
这谣言到底还要传多久....砍执行口宽度怎么就成了砍指令集了

砍了avx512

赫敏

atiufo 发表于 2024-6-3 23:01
大核很菜，结合ARL频率倒吸10%，单核性能估计没什么提升，少的超线程部分靠小核补回来倒是问题不大 ...

然而小核砍了数量，不再8个16个的给了

赫敏

zhuifeng88 发表于 2024-6-3 23:00
大核也没有啊, 又不是小核单独砍

谣言的核心是小核相比大核砍了指令集所以远不如大核 ...

大核砍是为了迁就小核

赫敏

liyichao97 发表于 2024-6-4 00:22
zen5解码是2*4吗好像？虽然设计不同但是思路都是多解码簇，这也已经很趋同了 ...

zen5是4个全功能解码+微码缓存，跟zen1，2，3，4都一样只是缓存越来越大

但对于x86而言难点不在于增加解码宽度，而是怎么避免解码后不同寄存器长度指令执行时的空泡

赫敏

liyichao97 发表于 2024-6-4 00:46
我记得amd ppt上好像提了是dual-pipe decode之类的

没有说dual pipe decode，说的是dual pipe frontend改善分支预测

至于怎么个dual pipe没说

赫敏

af_x_if 发表于 2024-6-4 01:10
up to 2X Instruction Bandwidth For front-end instructions
怎么说呢？
8发射是gcc补丁里写的，所以执 ...

up to 2X，也可以是6->8 33%提升

4个全功能解码翻倍有点夸张，喂饱8发射私以为加缓存就行了

赫敏

gartour 发表于 2024-6-4 04:31
如果skymont这个ipc属实，能效控制也好的话，这个e核志强要让epyc有压力了。 ...

片上双路有哪一代大获成功的吗？

单路的144核和zen4 64核打了个平手

赫敏

momo77989724 发表于 2024-6-5 21:02
6+8有的  
这个是给 要极端续航的商务本用户  算细化分支   估计起步机型都是10000+

那为什么不继续2+8呢？我觉得这代小核可能真的跟大核差不多了