最近总有人问PCIE5.0信号的问题，那我今天就开个贴，一图告诉你们PCIE5.0信号损耗

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此贴结束！可能动了很多延长线或者转接卡奸商的蛋糕，我错了！我不敢了！显卡延长狗们，你们说的都对！祝你们好运！

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rx_78gp02a 发表于 2025-9-8 15:50
MCIO缩减了金手指间距，目的也是为了降低阻抗突变和衰减。
不同的连接器和金手指有不同的衰减系数，不能一 ...

PCIE标准母座也分5.0。这个9.5DB是PCI SIG提出的，你传统的PCIE4.0母座是达不到的这个插损的。你买个PCIE5.0母座把针拔出来就知道了，除去焊接的部分，中间部位已经加宽，和旁边的GND指针要匹配42.5单端阻抗。并不是你以为的贴片母座都一样。（高端的PCIE5.0母座，在底板还会多安装一块限位板，顶住引脚，防止它们本身因运输或者贴片机影响导致引脚轻微移动。）反之MCIO母座他也分4.0 5.0的，并不是你看到的MCIO一定符合5.0标准。比如连接器大厂安费诺的MCIO母座，G42开头的就是只符合25GT电气（用于PCIE4.0和SAS 12G）。G97开头的就是符合PCIE5.0的。他们的外观你是看不出任何区别的，只有把针拔出来才会看出区别。

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Mashiro_plan_C 发表于 2025-9-8 17:20
一点用没有关键还是看主板有没有retimer

家用主板是不可能加RT的，只会加RD。RT芯片是无法多个并联使用，比如X16信号，你是不能用四颗X4芯片组合的。

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rx_78gp02a 发表于 2025-9-8 17:11
同为PCIE5.0，CEM的质量天生就差，无论你怎么优化，物理形态是无法改变的，这是历史包袱。MCIO可以实现1M ...

你这一看就是典型的经验主义，CEM传统母座不好使，是因为尺寸过大，从第一LANE到第16LANE距离过大，加剧了走线长度。至于你说的什么金手指优化，不管是MCIO还是8654，它们的GND金手指都是比数据手指长，它们的金手指下层都有挖空。任何母座的焊盘和金手指你不挖空，它阻抗都是严重偏低的。CEM母座焊盘大金手指大，但是间距也大。（按照常规PCB层压，手指和焊盘都需要向下挖下2层才能补偿阻抗）。

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rx_78gp02a 发表于 2025-9-8 18:05
按你给的图，CEM连接器+金手指是-1.5-9.5=-11dB损耗，两个连接器是-22dB。
安费诺给出的1M cable+2MCIO损 ...

你自己看看帖子吧。我已经把安费诺官方规格书里面的数据都给你截上去了。如果这个母座2次插损只有-10db，那这个厂商为什么不当作6.0规格卖。

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rx_78gp02a 发表于 2025-9-8 18:12
技术讨论，你用的着一上来就“经验主义狗”的吗？

这种随便公开的规格书，官方甚至不设任何下载权限，我还和它技术讨论什么？明明白白的规格书，写的清清楚楚，我还去和他争辩什么？这种睁眼瞎，不看规格书的，全凭主观经验的，我一直这么回应的。

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rx_78gp02a 发表于 2025-9-8 18:21
你给的图是连接器，这个符合主图展示的-1.5bm，但是金手指的没给。
下面的安费诺的cable数据图
https://w ...

你连图表都不会看了吗？这个就是测的单头插损的意思。你两头加上线的总损耗，你要看SCD21 TO SSD21

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hen8899 发表于 2025-9-8 18:35
默默问问，retimer带来的延迟大么，不大的活是不是最好的转接方式就是先插个retimer卡再延长出来 ...

RT和SW没什么区别，只是没有桥接带宽而已。

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rx_78gp02a 发表于 2025-9-8 18:48
SDD21是从端口1添加激励，从端口2测量幅值，正好是插损的测量方法。我没找到SSD21是哪个指标，SCD是共模 ...

SDD21是一个测量规范，通过同轴头打入夹具（母座底板）的信号到经过信号线到另外一头母座出来，然后扣除全部回波线损夹具，除以2得到单端的插入损耗（Insertion Loss）。插接损耗只占用插损的一点点,回波损耗(return loss)(你说的挖空参考层，影响的就是这个，本质是插入阻抗突变变低)才是大头。看整条线的损耗就是看SDD21-SCD21测试标准。

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rx_78gp02a 发表于 2025-9-8 18:48
SDD21是从端口1添加激励，从端口2测量幅值，正好是插损的测量方法。我没找到SSD21是哪个指标，SCD是共模 ...

我们算链接器的信号质量损耗是看return loss(回波)，不看insertion loss(因为这个只有一点点，一般也固定。)看连接器好坏就是看回波。测试线材连接器本质就是打的单端信号质量，你测试实际信号差分质量那叫看眼图，一般大厂主板厂商会把你eq补偿到最佳(影响差分实际眼图)。(差分阻抗信号本身的就是两条单端阻抗线均匀并行，互相产生阻抗影响。)

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rx_78gp02a 发表于 2025-9-8 18:48
SDD21是从端口1添加激励，从端口2测量幅值，正好是插损的测量方法。我没找到SSD21是哪个指标，SCD是共模 ...

pcie5.0规范规定连接器最大回波损耗-10db，一般厂商为了合规就会把整体做到-9.5dB。我给图标中的-9.5db就是这么来的。那个-1.5db基本就固定的。

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rx_78gp02a 发表于 2025-9-8 19:26
我看的规范写的指标是插损，回损可以通过控制阻抗得以限制，插损和板材、线长、距离相关。
...

上面的回损耗就是已经是控制到理想的值。你金手指本身它阻抗就偏低(因为金手指它也是铜箔，它本身也有阻抗值，它和阻抗线必然在一块pcb上，它们参考同一阻抗特性。金手指突然比差分线粗那么多，它当然阻抗就会突变变很低，挖空金手指下方，目的就是为了不让它变的那么低，但是它金手指宽度摆在那呢，你在怎么挖它也有一个变低的幅度，然后你连接器里面的引脚它比金手指小很多，它针脚接触到手指，就会看做一个整体，它手指会因为针脚搭上去了阻抗会继续降低，针脚那部分阻抗会高很多，这就是一个阻抗突变的过程，造成的就是回波反射。)同样，连接器焊到pcb主板上，它的焊盘也比数据线宽很多，它的阻抗也会变低很多，所以也要挖空下层，但是也是只能缓解，然后你上锡它阻抗继续降低(所以我上面说的，焊锡圆润饱满，信号更垃圾，本质就是阻抗变的更低，加大了回波损耗。)pcie5.0之前的母座，比如8654 8643  pcie4.0，它们对于内部针脚没做严格限制，它们的针脚在连接器内部都一样细(因为你不怎么看得见，这时候在金手指接触到pcb焊盘焊接地方中间的引脚，它全程会处于高阻抗状态，所以连接器从焊盘到中间引脚到金手指，会让阻抗产生低高低三段式阻抗突变，造成更大的回波反射)。

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rx_78gp02a 发表于 2025-9-8 19:26
我看的规范写的指标是插损，回损可以通过控制阻抗得以限制，插损和板材、线长、距离相关。
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pcie5.0的cem的母座和金手指改变的可不是你看到那么点，它的cem母座的焊盘全部都变瘦，并且要求向下挖空两层及以上。金手指的GND引脚长度没变，只是把差分信号引脚变短了，并且所有的手指宽度也变瘦了(增加了间距，这样可以增加阻抗)，下面也加了缝合孔。这本身就是缩小版的mcio或者genz。结构并没有本质区别。mcio金手指和焊盘，同样数据线金手指要短很多，同样需要挖空两层下去。

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rx_78gp02a 发表于 2025-9-8 19:26
我看的规范写的指标是插损，回损可以通过控制阻抗得以限制，插损和板材、线长、距离相关。
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我给的数据-8.5 fr4走线损耗就是按照最佳均匀度算出来的，行业内默认说的阻抗均匀度就是5%(嘉立创最低只能管10%)，因为pcb的制造工艺最低只能管控不高于5%，无法更低了。

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bokexier 发表于 2025-9-9 00:13
PCB铜厚越厚，高速信号质量越差，但是电流越高。PCB铜厚越薄，信号质量越好，但是电流越低（主板厂商宣传的 ...

不是，我的意思说，主板厂商生产的pcb，并不是像嘉立创打板那样，内层铜厚都是一致的，信号层自然是0.5，电源层地层可能是2oz，全都是混压结构。大部分小白以为全都是2oz，因为它们潜意识的认为越粗越好，越厚越好。

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kaiwenwu 发表于 2025-9-11 12:02
rt和rd啥区别？

rt你可以理解为1比1的交换机，它输入整认，比如你x16信号，它就是把x16认为一个整体。输出等于重新发射。和原始信号无关。rd只是单纯的缓冲器，和具体信号无关，只要开关速度跟的上，它不认具体什么信号，每对差分信号单独缓冲，你只能调解它缓冲的eq 幅度。