据说 16代 nova-lake S桌面端单计算核心模块将引入BLLC

sekiroooo · 发表于 2025-7-25 09:40

本帖最后由 sekiroooo 于 2025-7-25 09:47 编辑

料是这样的。说白了，BLLC（big last level  cache）就是类似  AMD的X3D 大三缓。

16P+32E+4LPE 双CCD的的 SKU  暂不会引入  BLLC 缓存模块

8P+16E（总计末级缓存 144MB）、8P+12E的单 CCD 会引入  BLLC 缓存

sekiroooo · 发表于 2025-7-25 09:51

英特尔还是全打包梭哈 TSMC的晶圆代工+封装算了吧，X3D stacking堆叠封装你自己是玩不明白的

Barcelona · 发表于 2025-7-25 10:00

edram大L4重出江湖！

赫敏 · 发表于 2025-7-25 10:01

4LPE在IOD上，然后挂两个CCD，可替换一个CCD为大缓存

感觉走对了路，虽然一个缓存挂外面感觉有点蠢

jxljk · 发表于 2025-7-25 10:02

提示: 作者被禁止或删除内容自动屏蔽

xy. · 发表于 2025-7-25 10:02

6 月的料也能拿出来烂炒一遍

sekiroooo · 发表于 2025-7-25 10:05

赫敏发表于 2025-7-25 10:01
4LPE在IOD上，然后挂两个CCD，可替换一个CCD为大缓存

感觉走对了路，虽然一个缓存挂外面感觉有点蠢 ...

有可能和锐龙一样，通过TSV技术直接封装在CCD上面或者压在CCD下面

sekiroooo · 发表于 2025-7-25 10:11

Barcelona 发表于 2025-7-25 10:00
edram大L4重出江湖！

其实Arrow lake的大核里面就有L0级缓存了。L0 L1 L2 L3

qiuhepeng · 发表于 2025-7-25 10:31

jxljk 发表于 2025-7-25 10:02
农企老黄牙膏殊途同归

你之前是说AMD路走错了的，牙膏正确的遥遥领先

jxljk · 发表于 2025-7-25 10:32

提示: 作者被禁止或删除内容自动屏蔽

sekiroooo · 发表于 2025-7-25 10:52

xy. 发表于 2025-7-25 10:02
6 月的料也能拿出来烂炒一遍

6月的料叫做 BLLC缓存吗，只要novalake 都配三缓吗

xy. · 发表于 2025-7-25 10:54

sekiroooo 发表于 2025-7-25 10:52
6月的料叫做 BLLC缓存吗，只要novalake 都配三缓吗

你自己发的不识字吗.

cuixiang · 发表于 2025-7-25 10:57

爆料急什么咧。。。。。。等等最终产品出来。。。。。

af_x_if · 发表于 2025-7-25 10:57

jxljk 发表于 2025-7-25 10:32
堆缓存和芯片分离八竿子能打到一起吗

你猜这玩意有没有分离？

sekiroooo · 发表于 2025-7-25 11:00

本帖最后由 sekiroooo 于 2025-7-25 11:06 编辑

jxljk 发表于 2025-7-25 10:02
农企老黄牙膏殊途同归

皮衣的高端AI芯片 GB、H系列是多芯片chiplet+多层HBM3芯片+cowos封装，消费级的一般的RTX pro和显卡就一个核心BGA封装+PCB+GD6/7显存

AMD是除了APU和8000锐龙目前 X86 CPU 全都是 CCD+iodie 多chiplet Serders（IFOP）封装

sekiroooo · 发表于 2025-7-25 11:08

xy. 发表于 2025-7-25 10:54
你自己发的不识字吗.

我6月可没发novalake带三缓的帖子，别扣帽子

xy. · 发表于 2025-7-25 11:08

sekiroooo 发表于 2025-7-25 11:08
我6月可没发novalake带三缓的帖子，别扣帽子

你主楼转的那个图上写着 6 月发的啊
真不识字啊?

af_x_if · 发表于 2025-7-25 11:12

sekiroooo 发表于 2025-7-25 10:05
有可能和锐龙一样，通过TSV技术直接封装在CCD上面或者压在CCD下面

last level说明是单开一级而且是最靠近内存这级的。跟x3d拓展l3不同。
我认为是连在iodie上而不是ccd上。

sekiroooo · 发表于 2025-7-25 11:40

xy. 发表于 2025-7-25 11:08
你主楼转的那个图上写着 6 月发的啊
真不识字啊?

我识不识字、发不发贴都不关你吊事。

sekiroooo · 发表于 2025-7-25 11:42

本帖最后由 sekiroooo 于 2025-7-25 11:43 编辑

af_x_if 发表于 2025-7-25 11:12
last level说明是单开一级而且是最靠近内存这级的。跟x3d拓展l3不同。
我认为是连在iodie上而不是ccd上。 ...

连在IODIE上跨die通信了了。距离那么远， Intel没那么想不开吧。延迟不得爆炸起飞

xy. · 发表于 2025-7-25 11:52

sekiroooo 发表于 2025-7-25 11:40
我识不识字、发不发贴都不关你吊事。

我回不回你也不关你吊事啊.

panzerlied · 发表于 2025-7-25 11:53

哪儿来的X3D啊，就平面大缓存。没那么多其他的。

sekiroooo · 发表于 2025-7-25 12:00

panzerlied 发表于 2025-7-25 11:53
哪儿来的X3D啊，就平面大缓存。没那么多其他的。

就是一个平铺的 BLL cache tile封装到 base tile上？还不肯向TSMC跪一下，求给下X3D stacking堆叠封装技术支持做不到吗

做不到就是烂完了

panzerlied · 发表于 2025-7-25 12:01

sekiroooo 发表于 2025-7-25 12:00
就是一个平铺的 BLL cache tile封装到 base tile上？还不肯向TSMC跪一下，求给下X3D stacking堆叠封装 ...

不是啊，就是做一个缓存更大的computer tile

intel这方面技术积累有限，没必要去冒风险

sekiroooo · 发表于 2025-7-25 12:06

panzerlied 发表于 2025-7-25 12:01
不是啊，就是做一个缓存更大的computer tile

intel这方面技术积累有限，没必要去冒风险 ...

TSMC 2nm + 超大的compute tile，都不敢想到底有多贵

af_x_if · 发表于 2025-7-25 12:07

sekiroooo 发表于 2025-7-25 12:00
就是一个平铺的 BLL cache tile封装到 base tile上？还不肯向TSMC跪一下，求给下X3D stacking堆叠封装 ...

x3d采用的无球键合应该是amd的专利

sekiroooo · 发表于 2025-7-25 12:10

af_x_if 发表于 2025-7-25 12:07
x3d采用的无球键合应该是amd的专利

你总得要 TSMC给你封装吧，X3D cache本身就是一款芯片。就算是AMD的专利也有TSMC的工程师协助参与的

af_x_if · 发表于 2025-7-25 12:18

sekiroooo 发表于 2025-7-25 12:10
你总得要 TSMC给你封装吧，X3D cache本身就是一款芯片。就算是AMD的专利也有TSMC的工程师协助参与的 ...

那可没权给英特尔用，只能用有焊球的。

用户 · 发表于 2025-7-25 12:19

平铺延迟更高，但好像能放更大的缓存。延迟google一下貌似x3d是12ns，l4 edram 35ns, 内存90~100ns

Mashiro_plan_C · 发表于 2025-7-25 12:27

ppzhong上头.jpg

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