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希望idle.man5216, ANTI~TRUST二位來解答我的疑問,關於L1-I的Core 2 to Nehalem

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发表于 2009-9-1 18:46 | 显示全部楼层 |阅读模式
本帖最后由 empressgirlCHH 于 2009-9-1 19:06 编辑

希望idle.man5216, ANTI~TRUST二位來解答我的疑問,關於L1-I的Core 2 to Nehalem
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廣大電腦高手們,為什麼Nehalem把L1-I由Core 2的4K/Way*8Way=32K修改設計為8K/Way*4Way=32K呢?
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和兩位電腦高手的交流記錄如下:
第一位是著名的Intel Fans“Itany”:
empressgirlCHH 20:37:19
那么,为什么Intel的L1的集联路数多而每路容量小?是4K/每路*8路,而AMD是32K/每路*2路?
Itany 7 20:37:57
包括core 2在内都是和AMD一样的,L1分成两部分,一半放数据,也就是操作数;另一半放没有译码的指令的
Itany 7 20:38:34
从老pentium到P3,再到pm,再到core 2、i7都是这样的
Itany 7 20:38:55
关联路数越多,命中率越高
empressgirlCHH 20:39:34
这么说来,和我的思维一致的!  
empressgirlCHH 20:40:10
但是,为什么AMD的L1向来都是32K/每路*2路呢?
Itany 7 20:40:41
实际上这个和AMD的内存访问机制有关系
empressgirlCHH 20:41:12
L1数据存放的是在L2中读取的未译码指令,而L1指令存放的就是数据和操作数?
empressgirlCHH 20:42:02
AMD的内存访问和Intel有何不同?
为什么Nehalem家族的L1-指令的是8K/每路*4路?
Itany 7 20:42:56
这个很复杂,但是这样设计对于AMD系统来说是能够最大程度的减少延迟
AMD的内存系统本身的路线就比Intel长,如果不优化,延迟就比Intel大得多
Itany 7 20:43:43
i7的L1和core2是完全相同的
empressgirlCHH 20:43:51
如果有CPU和GPU的核心架构详细知识的网站就好了!
Itany 7 20:43:55
只不过延迟长了1个周期
empressgirlCHH 20:43:57
CPU-Z反映的不一样!
Itany 7 20:44:06
这个要看基础书了
Itany 7 20:44:33
L1指令存放的是在L2中读取的未译码指令,而L1数据存放的就是数据和操作数
Itany 7 20:44:38
您刚才说反了!
empressgirlCHH 20:46:15
这是QX9650的CPU-Z
empressgirlCHH 20:46:34
L1-指令是 4K*8
Itany 7 20:46:56
是的
empressgirlCHH 20:47:11
CPU-Z
empressgirlCHH 20:47:12
这是Nehalem 四核心家族的CPU
empressgirlCHH 20:47:29
L1-指令 是8K*4
empressgirlCHH 20:48:25
为什么Nehalem家族的L1-指令的是8K/每路*4路?而Core 2家族的L1-指令是8K/每路*4?
Itany 7 20:48:33
抱歉,这个我没有注意到
empressgirlCHH 20:48:49
为什么Nehalem家族的L1-指令的是8K/每路*4路?而Core 2家族的L1-指令是8K/每路*4?  
empressgirlCHH 20:48:54
这个你如何解释呀?
empressgirlCHH 20:49:06
XF的解释是,与SMT有关系!
empressgirlCHH 20:49:35
XF就是 XFastest Forum - Powered by Discuz! Support Team  
Itany 7 20:49:54
这个我不好说,但是如果是关联路数越大,越难控制延迟
Itany 7 20:50:09
XFast我也上
empressgirlCHH 20:50:31
XF的解释,就是由于SMT的线程动态竞争机制,所以如此!
Itany 7 20:50:39
我觉得可能是为了降低电压
Itany 7 20:51:11
按说动态竞争的话,关联路数更应该增加啊
empressgirlCHH 20:54:19
我记得在2008年11月17日,Intel发布的时候,ZOL的编辑询问了Intel的总设计师,解释也是如此!
empressgirlCHH 20:55:33
XF是台湾的还是香港的?
empressgirlCHH 20:55:50
XF和Intel高级技工的解释都是大概这样的!
empressgirlCHH 20:56:54
由于动态竞争机制的SMT,如果还是原来的4*8的话,会增加L1的延迟,这是牺牲命中率而换来的延迟的最大化降低!
Itany 7  20:49:55
这个我不好说,但是如果是关联路数越大,越难控制延迟
empressgirlCHH 20:58:47
“Itany 7 20:51:11
按说动态竞争的话,关联路数更应该增加啊”
empressgirlCHH 20:58:57
你为什么会这样思考呢?
Itany 7 21:00:28
因为动态竞争的情况下命中率会更低,如果增加关联路数的话,能减少命中率下降
empressgirlCHH 21:01:04
XF和Intel高级技工的解释是,如果动态竞争机制的SMT开启,那么就会竞争L1资源,如果还是4*8的话,会造成数据堵塞,所以会有8*4的折中设计!
Itany 7 21:01:50
可能还是延迟搞不定,之后做的让步吧
empressgirlCHH 21:02:00
可能
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第二位是Ocer的編輯“萌萌”:
empressgirlCHH 14:22:44
我目前的疑问就是Nehalem微架构的处理器为什么在Core  2架构的基础上,把一级数据缓存由4K/Way*8Way=32K更改为8K/Way*4=32K?
我是媽媽生的 14:26:21
一级缓存的命中率方面,intel一直做得很好,但是有个问题就是L1的延迟需要更为理想,Intel这次的改动有优化的目的,同时也是不得已而为之,谁也不希望看到新产品的很多地方没有进步吧,哪怕现在不确定是进步或退步,只要是有改动,绝大多数用户会认为其进步了,,,越是大厂,越会沿用此类设计思路。
empressgirlCHH 14:29:44
请你更为专业的解释!
我是媽媽生的 14:34:11
你有考虑到核心数量的影响吗?
empressgirlCHH 14:35:13
Intel官方和XFastest Forum的解释是:就是由于SMT的线程动态竞争机制,所以目前的Nehalem微架构的处理器为什么在Core  2架构的基础上,把一级数据缓存由4K/Way*8Way=32K更改为8K/Way*4=32K。
empressgirlCHH 14:35:40
由于动态竞争机制的SMT,如果还是原来的4*8的话,会增加L1的延迟,这是牺牲命中率而换来的延迟的最大化降低!  
empressgirlCHH 14:35:56
XF和Intel高级技工的解释是,如果动态竞争机制的SMT开启,那么就会竞争L1资源,如果还是4*8的话,会造成数据堵塞,所以会有8*4的折中设计!  
我是媽媽生的 14:42:47
他们说的很有道理,但是我不完全赞同
empressgirlCHH 14:46:17
为什么?
empressgirlCHH 14:52:31
为什么?
我是媽媽生的 15:07:37
SMT会和L1争这个很正常,但是我前面也提到了更关键的L1延迟问题,Intel那个说法不严谨,如果是折中设计,完全可以重新启用一套别的方案。而且公开的说法你觉得里面会完全权威吗?如果细节暴露的太多,其竞争对手就找到灵感了。作为用户,知道大概就行,架构方面研究再透彻,还是要去买人家生产的CPU。不如多了解BIOS优化来得彻底
empressgirlCHH 15:13:10
你后面三分之一的话说得让人模棱两可!
empressgirlCHH 15:13:20
但是我就是喜欢研究电脑芯片的核心架构!
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发表于 2009-9-1 19:36 | 显示全部楼层
本帖最后由 ANTI~TRUST 于 2009-9-1 19:47 编辑
希望idle.man5216, ANTI~TRUST二位來解答我的疑問,關於L1-I的Core 2 to Nehalem
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廣大電腦高手們,為什麼Nehalem把L1-I由Core 2的4K/Way*8W ...
empressgirlCHH 发表于 2009-9-1 18:46



居然被点名....
*/-27,他们二位解释的很好啊,为什么还要问?

我所能获取的信息资源与他们基本是相同的,再要深究恐怕除了到INTEL研发总部绑架个把人过来外没有其他办法了

L1 Cache要想改变看起来容易,做起来难上加难,而且有很强的设计惯性,通常只要是被验证行之有效,并且只需要小调整就能满足或者说基本满足新产品所需,一般就不会做大手术,这也是为什么INTEL处理器从很多年前开始就一直延续类似的设计
AMD也是如此,K7-K8-K10 L1的设计可以说没有变动过

SMT的加入确实对L1的设计有特殊的需求,这一点他们二位说的没错

另外他们说的另外一点很重要:折中
即使是INTEL,也不可能在设计的产品中把所有理论上最好的东西统统做成大路产品卖掉


最后:喜欢研究这东西固然不是什么坏事,不过你用这种方法来研究似乎太那啥了....
我敢说,即使你把国内所有硬件论坛的“知名人士”统统问个遍,也得不到问题的事实,原因很简单:真正知道事实的都在INTEL,而且是核心的那么些人.......即使你接触到了这些人,他们也只是试图用你能听得懂的话解释给你听而已(这其中可能还夹杂商业利益的取向和个人的偏好),对于这些解释,即使我们觉得自己听明白了,也没有什么价值(除了去忽悠比我们更不懂而且更轻易相信“高论”的人)
个人觉得,作为普通人和爱好者,辨伪比证真更有价值,这个世界上真正能接触到并且理解这些核心设计问题的人只有那么点,即使是他们通常也会因为很多问题而争论不止,技术上的问题很少有绝对正确的一方或者绝对错误的一方,很多时候都是在试图让自己或者的公司获取最合适折中点,仅靠从产品库里看到的一些参数名称就想轻易的窥探处于人类科技前沿的半导体核心领域是不切实际的.....如果你真的有心,那么先买两本外国大学的原文教材回来看看自己是不是学芯片设计的料,然后自学+求学深造吧,争取有一天能进入这些大学或者公司

以上纯属个人真诚的观点.....
发表于 2009-9-1 20:08 | 显示全部楼层
居然被点名....
*/-27,他们二位解释的很好啊,为什么还要问?

我所能获取的信息资源与他们基本是相同的,再要深究恐怕除了到INTEL研发总部绑架个把人过来外没有其他办法了

L1 Cache要想改变看起来容易 ...
ANTI~TRUST 发表于 2009-9-1 19:36



很中肯的一番话啊~鼓掌一个先!*/-30
发表于 2009-9-1 20:38 | 显示全部楼层
这些问题          直接问intel工程师是最快捷的。。。       如果办不到  起码也得问那些资深的学者   或者自己翻书深造    咱们业余的本来就半桶水  知其然不知其所以然  这么折腾下去永远没结果的
发表于 2009-9-1 22:59 | 显示全部楼层
好长啊,眼花了*/-20
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