ZEN4 RPH 内存同步和FCLK频率比率

HZJ

cx841119 发表于 2022-9-1 17:29
相当于UCLK大致等于之前的FCLK了，能这么理解吗

不是，uclk本来就是imc的频率。1：1，1：2说的就是这个，就是牙膏的gear1，gear2。fclk是没有几比几的说法，你能上的去咋设置都行，可以比内存频率高，也可以比内存频率低。

HZJ

lh4357 发表于 2022-9-1 17:24
那么现在的悬念就只有ZEN4的IMC在1:1模式下能跑多少了。

1：2也可以试试冲高频

HZJ

好像还是有人搞混那3个CLK？延迟增加主要是uclk和mclk=1：2导致的 52.4ns → 61.2ns，但此时FCLK/MCLK仍然是1：1同步。再特意降低FCLK延迟也不过是多了1ns，属于误差。



不过单CCD的U，fclk只要比mclk低一点点，就导致带宽暴降，但是双CCD和APU就没有这个问题，所以从双CCD的角度来看，uclk和mclk是否分频才是重要的，以前异步是默认分频的，以目前zen4的情况看，异步可以同频。别纠结FCLK上不上的去问题，zen4 和FCLK有关的位宽够大的话，那低一点的FCLK频率也有足够带宽不成为瓶颈。