X3D 下一阶段的容量是多少

chainofhonor

RT

5800X3D
7800X3D
都是32+64

那下一阶段的X3D缓存大小是多少 48+96?  还是 64+128?

sekiroooo

先把制程工艺 升级到皮米（1000pm=1nm）级别再说把

binne

sekiroooo 发表于 2024-3-25 22:07
先把制程工艺 升级到皮米（1000pm=1nm）级别再说把

硅原子大小是0.117nm。 所以你说的工艺 一定不是 硅工艺， 或者是没有遵循物理尺寸的挂羊头卖狗肉的硅工艺。 就像Intel喊的很大声的20A，18A。 但是没法喊到1A以下啊，那就小于硅原子了

Forever778

别想太多，还是32+64

gihu

Forever778 发表于 2024-3-25 23:47
别想太多，还是32+64

未必，zen3 x3d和zen4 x3d的 vcache，用的都是台积电7nm工艺，如果用上了4nm甚至3nm工艺，理论上同样面积的cache容量会更大

用户

gihu 发表于 2024-3-25 23:54
未必，zen3 x3d和zen4 x3d的 vcache，用的都是台积电7nm工艺，如果用上了4nm甚至3nm工艺，理论上同样面积 ...

sram面积不是说新工艺已经缩不动了吗。闪存都是靠叠几十层几百层提升容量。

jim keller说3d堆叠还会带来积热问题，大脑皮层只有6层，全靠2d面积大云云。

gihu

用户 发表于 2024-3-26 00:53
sram面积不是说新工艺已经缩不动了吗。闪存都是靠叠几十层几百层提升容量。

jim keller说3d堆叠还会带来 ...

所以牙膏的256K->2M 的L2 cache是靠天顶星技术生成的吗？

PolyMorph

8核缓存够用了，zen5没有3d

cannotdo

gihu 发表于 2024-3-25 23:54
未必，zen3 x3d和zen4 x3d的 vcache，用的都是台积电7nm工艺，如果用上了4nm甚至3nm工艺，理论上同样面积 ...

那就缩小面积降低成本。
缓存我相信应该是越大越好，但总有边际效应的，大到一定程度收益率太低就没意思了。主要是amd只出过+64M的3d缓存，为什么是这个容量，应该是服务器处理器边角料的原因，台式机是不是能很好的用好这么大缓存其实也难说。

rukky

工艺没有进步，想大也大不了

sun1a2b3c4d

PolyMorph 发表于 2024-3-26 07:36
8核缓存够用了，zen5没有3d

Zen5没有3D？这下选起来更省事了~

pdvc

用户 发表于 2024-3-26 00:53
sram面积不是说新工艺已经缩不动了吗。闪存都是靠叠几十层几百层提升容量。

jim keller说3d堆叠还会带来 ...

sram只到5nm，3DV还有个面积匹配问题。

死也要爱钱

下一阶段能保持现在的32+64就已经不错了
tsmc的N7到N5，SRAM密度提升35%，N5到N3B，逻辑密度提升70%，SRAM密度提升只有20%
按照现在7800X3D的工艺（也就是CPU N5，V-Cache N7），保持架构不变（晶体管数不变）仅工艺往前迭代一步（变成CPU N3B，V-Cache N5），那CPU面积会小于Cache面积，平衡这部分差值的办法要不就是缩小Cache容量去匹配CPU面积 或者就是增大CPU晶体管数去匹配Cache面积，显然是选后者。想要增加Cache只能搞堆叠，但这会让积热更加严重。

meizulyh

下一步是稳定5G频率

gihu

cannotdo 发表于 2024-3-26 07:55
那就缩小面积降低成本。
缓存我相信应该是越大越好，但总有边际效应的，大到一定程度收益率太低就没意思 ...

32+64我理解可能是成本和效能的妥协，再增大可能就只对特定应用有效果；96M L3对绝大多数应用已经足够。所以除非以后有什么新的应用，例如AI训练的特殊环节，否则继续增大L3并不能带来明显的收益却徒增成本。

tengyun

有收益递减。

x3d靠每两年换代。提高ipc 还是可以的
不做成棉被，直接像intel ultra一样，搞个总线平铺链接呢？

cannotdo

gihu 发表于 2024-3-26 10:03
32+64我理解可能是成本和效能的妥协，再增大可能就只对特定应用有效果；96M L3对绝大多数应用已经足够。 ...

我的意思，也许80M、64M甚至48M L3就足够应对绝大多数桌面应用包括游戏了，只是因为AMD觉得专门搞个16M、32M的3D缓存贴片不足以摊薄成本，所以PC上也只能是+64M的

atiufo

死也要爱钱 发表于 2024-3-26 09:08
下一阶段能保持现在的32+64就已经不错了
tsmc的N7到N5，SRAM密度提升35%，N5到N3B，逻辑密度提升70%，SRAM ...

N3B最开始声称是20%，后面变成5%了，N3E相比N5的sram密度甚至是原地踏步

shiangyeh

cache容量增大带来的延迟也是不容忽视的，很可能过大容量带来的高延迟对家庭应用来说反而是劣势也不一定。

panzerlied

shiangyeh 发表于 2024-3-26 10:45
cache容量增大带来的延迟也是不容忽视的，很可能过大容量带来的高延迟对家庭应用来说反而是劣势也不一定。 ...

X3D就是解决了这个问题才进入实用领域的，3ns的代价可以接受。

skythunder

PolyMorph 发表于 2024-3-26 07:36
8核缓存够用了，zen5没有3d

有消息来源吗？没有就不等了

消息称 AMD 标准版 Zen5 锐龙 CPU 已量产，X3D 版 CES 2025 发布
https://baijiahao.baidu.com/s?id ... r=spider&for=pc

af_x_if

tengyun 发表于 2024-3-26 10:09
有收益递减。

x3d靠每两年换代。提高ipc 还是可以的

那么远会多出一级缓存，然后延迟就不是L3本身多几个周期的事情，是L4缓存不得不在L3未命中下开始检索，净增加整个L3表检索长度的延迟。

mdeu

EPYC不是有9X84x这几个超级大缓存的怪物么

不过没看过评测，那几个效果好么

zhuifeng88

mdeu 发表于 2024-3-26 16:47
EPYC不是有9X84x这几个超级大缓存的怪物么

不过没看过评测，那几个效果好么 ...

本质上全都是96M l3, 就像你不会把l2容量加起来算一样, 96M以外都是邻居家的l3, 起不了l3的作用

mdeu

zhuifeng88 发表于 2024-3-26 16:59
本质上全都是96M l3, 就像你不会把l2容量加起来算一样, 96M以外都是邻居家的l3, 起不了l3的作用 ...

这样的么，难怪看除了首发后续没有多少人提了

darkness66201

tengyun 发表于 2024-3-26 10:09
有收益递减。

x3d靠每两年换代。提高ipc 还是可以的

堆叠不是问题，问题是硅片的厚度而已，实际上整个处理器的晶体管都是微米或者更低的级别的，剩下的只是纯硅片，如果能让硅片更薄，甚至还能多堆几层。

natt

meizulyh 发表于 2024-3-26 09:25
下一步是稳定5G频率

我个人觉得这个比Cache实用

inflation

死也要爱钱 发表于 2024-3-26 09:08
下一阶段能保持现在的32+64就已经不错了
tsmc的N7到N5，SRAM密度提升35%，N5到N3B，逻辑密度提升70%，SRAM ...

有个鬼20%，台积电自己的PPT，sram 3nm比5nm只能缩5%，N3B还比N3倒车，根本SRAM就是零变化

richienie

再多效果也不明显了，有边际效应的