ULtra2 285/265的小核性能及模块化的探讨

yy323818

    看了一些评测，这代的小核现在也不是不能用！整数和浮点IPC基本和13/14代差不多了，全核4.6G基本到12700K 4.7的水平了。至少应该和7000系列IPC差不多了，只是就是小核与内存的延迟有点大，看评测小核和内存的延迟到110-120ns了，而大核和内存的延迟基本80NS左右，不过大小核，核间之间的延迟也算还过得去，30-42NS的样子，没有发生之前猜测的因为大小核排布的问题造核间延迟巨大，应该比9950的两个CCD延迟要小，9950垮CCD的延迟因为架构无解，但是这代Uirra2大小核如果调度不好，游戏主程序跑到了小核上. 那么这个120ns的延迟绝对影响游戏比较大。

yy323818

sinopart

算错了，编辑掉

yy323818

Ipc测试

zqintel

隔壁家两个ccd的CPU也没几款，打游戏还有专门的x3d，你intel有单纯大核心的吗？隔壁家打游戏的有的选，intel选啥？压根避免不了这问题

yy323818

游戏肯定是这代CPU的硬伤，内存控制器分离，无解，不知道lunar lake 是不是内存控制器内置的，如果是那就期待下一代UItra300，能改成lunar lake 的形式。

赫敏

不行也得行了，以后肯定是要用小核替代大核的。现在IPC不差了频率还差一点，目测两代以内就会替换

大核可能在服务器上有avx512的缘故再多续命几代

ykdo

楼主故意避轻就重，故意嘎吹U2而贬低zen5。U2核间延迟确实低于zen5，但是U2的内存延迟高于zen5楼主怎么不说？
9950X两个CCD之间的延迟已经修复了，修复前220ns，修复后78ns。

而U2有内存延迟大于zen5的问题，U2 CPU与内存之间的延迟达到80-120ns，而zen5内存典型延迟在60-70ns间。

hsy-x

赫敏 发表于 2024-10-26 10:12
不行也得行了，以后肯定是要用小核替代大核的。现在IPC不差了频率还差一点，目测两代以内就会替换

大核可 ...

难道现在的大小核其实是以老(大)带新(小)....等小核完全起来后 就可以抛弃大核。。。新核上位从新回归统一核心尺寸的cpu行列

赫敏

hsy-x 发表于 2024-10-25 21:24
难道现在的大小核其实是以老(大)带新(小)....等小核完全起来后 就可以抛弃大核。。。新核上位从新回归统 ...

当然可以。大核并不是每次都完全重新设计，都是在以前的代码上添加一些东西，所以大部分都是老代码，有些老设计自然是越堆越多

小核是新设计没有那么多历史包袱，只要不断加宽理论会得到一颗更有效率的大核

momoka

我比较希望看到小核当家时候性能，比如大核关到只有一个核心锁频2G，看此时小核心使用感受。之前1314代就会拉胯，这样就不敢随便把低负载交给小核心，台式机想要流畅的操作而不是小核心来拖后腿。如果ultra2的小核心能很流畅体验日常操作了，至少不会那么担心和抗拒负载跑在小核心，也可以比较放心把比如低负和后台让小核心大量参与。

ykdo

momoka 发表于 2024-10-26 10:36
我比较希望看到小核当家时候性能，比如大核关到只有一个核心锁频2G，看此时小核心使用感受。之前1314代就会 ...

U2最致命的是内存延迟的不一致性。大核内存延迟80ns，小核内存延迟120ns，这个不一致要比大小核调度问题更致命吧。
而且U2的内存延迟远比149K的5Xns要高的多，比zen5的65ns也高不少，游戏倒吸部分和内存延迟拉跨也有关。

atiufo

adl-n的继任者出来后（如果还有的话）就能看到小核挑大梁究竟是什么水平了

yoloh

既然落后了，还不如把小核全去掉，搞个8 10 12大核，超线程加回来，这样游戏性能估计会提升不少。
现在是单核拼不过，多核也拼不过，全面落后。

zhuifeng88

atiufo 发表于 2024-10-26 10:45
adl-n的继任者出来后（如果还有的话）就能看到小核挑大梁究竟是什么水平了 ...

那肯定看不出的, adl-n继任者又不可能放开给那么大缓存和高频总线

wooser0079

这代能不能关掉大核，只用小核测试

yy323818

ykdo 发表于 2024-10-26 10:24
楼主故意避轻就重，故意嘎吹U2而贬低zen5。U2核间延迟确实低于zen5，但是U2的内存延迟高于zen5楼主怎么不说 ...

咱确实没有去吹任何一家U，U2的内存延迟我都说了啊，大核80NS，小核120NS，两家都是外置内存控制器，谁又比谁更好呢？两家的U都有缺点，彼此缺点不同而已，我也只是仅仅说说小核的性能而已。都是消费者那个适合自己买那个，没必要为了商家去争对错不是！平和心态。开心就好。

dcl2009

小核只是无奈之举，ring上挂12个运算节点已经到极限

小核的问题很多，共享L2，簇间用Mesh，完事再连接L3，每一步都会严重降低通用运算速度，只有优化较好的生产力软件影响较小

解决办法只能放弃ring，改用全Mesh，或者跟zen似的CCD+IOD架构妥协，否则小核永远不可能上位

tengyun

ykdo 发表于 2024-10-26 10:44
U2最致命的是内存延迟的不一致性。大核内存延迟80ns，小核内存延迟120ns，这个不一致要比大小核调度问题 ...

U2的内存延迟要接近100NS了
游戏性能倒退到12代。

纯生产力配合新的视频编码 可圈可点。

yy323818

dcl2009 发表于 2024-10-26 11:49
小核只是无奈之举，ring上挂12个运算节点已经到极限

小核的问题很多，共享L2，簇间用Mesh，完事再连接L3， ...

对，要是下代采用双CCD+IOD，再在两个CCD间来个4级缓存，缓解模块间的延迟，然后采用Intel的现在这种封装模式，那就是16大核+32小核，看着也挺壮观哈。不知道会不会这样做。

yy323818

其实按着现在高性能工艺越来越贵，硅片芯片技术瓶颈的时代，多模块设计已经成为不可避免的趋势了，核心计算模块使用先进制程，非核心部分使用良品率高的次一级的制成工艺，即能提升良品率也能降低成本。
记得单核时代CPU的二级缓存，是加强核内的数据缓存性能。到了多核时代，多核心共享3级缓存，作用是多核心之间的数据缓存，后面如果到了多模块时代，是不是必然增加4级缓存增强模块间的数据交换，减少延迟呢！

dcl2009

yy323818 发表于 2024-10-26 11:56
对，要是下代采用双CCD+IOD，再在两个CCD间来个4级缓存，缓解模块间的延迟，然后采用Intel的现在这种封装 ...

四级缓存意义不大，瓶颈在CCD-IOD带宽

或者你的意思是两个CCD中间放一块4级缓存？那4级缓存怎么跟三级缓存连接？用Mesh那就是一块CCD的设计，用总线瓶颈还是在总线带宽。所以不好办。

tengyun

yoloh 发表于 2024-10-26 10:53
既然落后了，还不如把小核全去掉，搞个8 10 12大核，超线程加回来，这样游戏性能估计会提升不少。
现在是单 ...

思路和你正好相反

小核架构未来可期

纯小核堆24核或者更多。

祖传CORE 已经是水多+面 面多+水。 性能面积比太低了

ONEChoy

赫敏 发表于 2024-10-26 10:28
当然可以。大核并不是每次都完全重新设计，都是在以前的代码上添加一些东西，所以大部分都是老代码，有些 ...

其实一直想不通一个问题 消费端x86的发展 如果按照前因去正常推断后果：
            双巨核+众小核似乎是最优解(其实是不是最优不好说但也很优秀了这个理念)。。。
            红蓝厂都有把体质最好的大核标星也许是一个佐证 但真下刀切剩双大核的动作却久久不见。。。
            假设把现在8大核的一半面积拿来做双巨核 腾出4大核面积+原来的小核面积全填满小核(现在小核性能也上来了)。。。

这不就游戏干活两边都照顾得很好吗。。。白丝不得姐。。。

yy323818

我总觉得多模块之间的延迟，需要要用一个缓存来进行链接，而不仅仅是计算核心之间，这个缓存必须要比内存性能高，否则没意义。现在三级缓存延迟16NS，和内存60-80以上延迟之间有很大的空挡，所以整一个四级缓存，也是不错的选择，大小也可以做到128-256M的大小。延迟做到20-30NS之间，在性能和成本之间做个平衡。这样的缓存体系，
L1缓48—64KB，延迟0.4NS
L2缓3-4M，延迟4NS
L3缓36-48M，延迟12-16NS
L4缓128-256M，延迟25-32NS
内存64-128G，DDR5延迟60-80NS，而且随着内存频率越高，延迟是越高的，有可能到DDR6的时候延迟到120以上都不稀奇，因此加一个L4缓存确实是有必要的。

KazamiKazuki

yy323818 发表于 2024-10-26 12:54
我总觉得多模块之间的延迟，需要要用一个缓存来进行链接，而不仅仅是计算核心之间，这个缓存必须要比内存性 ...

200M级别的SRAM成本简直不敢想象

yoloh

tengyun 发表于 2024-10-26 12:37
思路和你正好相反

小核架构未来可期

可以专门针对不玩游戏的人单独出全小核的U

ONEChoy

KazamiKazuki 发表于 2024-10-26 12:55
200M级别的SRAM成本简直不敢想象

"对任何人来说,640KB内存都足够了。"

                                                        比尔·盖茨

xy.

yy323818 发表于 2024-10-26 12:54
我总觉得多模块之间的延迟，需要要用一个缓存来进行链接，而不仅仅是计算核心之间，这个缓存必须要比内存性 ...

做出来单 l4 cache 比现在的整个 cpu 还大
现在手机芯片的销量才配用 l4 (system level) cache, desktop 和 server 省省吧就

yy323818

AMD的3D系列CPU不是做到了64M的3M缓存了么，而且缓存速度和L3基本不差，那么L4速度降一点，做到128M-256M也不是不可以。反正U2上面还有一块放空硅片的地方。再说以后2nm的大规模应用的时代，做一个3-5nm的缓存模块，成本也可以控制。