AMD CPU未来的3D缓存设想

chainofhonor · 发表于 2024-11-16 18:42

把3D缓存集成在IOD里面,做的非常大,比如512M,甚至1G,甚至可以多片3D缓存堆叠
然后所有CCD共享这些3D缓存

darkness66201 · 发表于 2024-11-16 18:49

我只想问，Cowos+1G以上3dv cache+多个（按照楼主的意思应该是三四个ccd，不可能就1个吧）ccd谁给钱？？技术不是没有的啊，给钱就行，臭打游戏的穷逼为了一个破9800x3卖个4000块都吵成这样，这4000刀的cpu卖得出去么，楼主你有钱买吗？

啊对对对 · 发表于 2024-11-16 18:56

迭代了那么多次的IF玩具总线连内存带宽都喂不饱，现在还要跟L3抢带宽，不就更慢了

af_x_if · 发表于 2024-11-16 18:59

标配HBM，主板上消灭浪费针脚的并行内存接口，要扩展内存用CXL
至于说X3D，这个技术以后不用来叠缓存，拿来叠iodie

风干咸鱼 · 发表于 2024-11-16 19:02

现在瓶颈就在IF总线上，你放在io die有什么用，除非上rdna的有机互联层

tengyun · 发表于 2024-11-16 19:08

af_x_if 发表于 2024-11-16 18:59
标配HBM，主板上消灭浪费针脚的并行内存接口，要扩展内存用CXL
至于说X3D，这个技术以后不用来叠缓存，拿来 ...

CCD叠在IODIE上，
EPYC现在做到128核是被插座和基板尺寸限制了吧。

大头吃小头 · 发表于 2024-11-16 19:38

延迟必不可能做成三级缓存，得变4缓甚至hbm内存了～～

af_x_if · 发表于 2024-11-16 19:43

tengyun 发表于 2024-11-16 19:08
CCD叠在IODIE上，
EPYC现在做到128核是被插座和基板尺寸限制了吧。

你看，CCD堆在iodie上方不就把空间节约出来了么。

jxljk · 发表于 2024-11-16 19:49

放在iod里面是不是有点远啊

QYE · 发表于 2024-11-16 20:17

以后可以更细分化，以后分64M，128M，256M，512M，1G几个版本，让不同消费阶层的按自己钱包购买…..穷屌用64M反正也比隔壁牙膏强就行，不用现在4000多都喊贵

yhwy · 发表于 2024-11-16 21:32

。。叠IOdie不是有点本末倒置了。。

zcjzcj11111 · 发表于 2024-11-16 22:06

明显楼主连基本的cpu缓存架构都没搞懂，所以请多看B站的架构图吧，懒得喷了

3D缓存是当L3用的，放哪里不是一目了然么

shiangyeh · 发表于 2024-11-16 22:08

这个延迟是现在这个架构的好几倍，价格也是好几倍，没脑溢血应该不会考虑这种方案

YoshinoSakura · 发表于 2024-11-16 22:12

跨片交换的瓶颈已经解决了？

nnjohnnie · 发表于 2024-11-16 22:33

兄弟你是真不懂啊，你这操作就好比给手机加了个背夹电池然后声称造出了续航最长的手机

压根不是一个东西

gihu · 发表于 2024-11-16 22:56

本帖最后由 gihu 于 2024-11-16 23:41 编辑

上面好些人在喷楼主，不说未来zen6、zen7，单单说几个月内就要发布的zen5终极形态的strix halo，就是把32M mall cache（苹果上叫SLC，system level cache）和IODie做在一起，共同给Graphic Compute Die和ccd提供加速。
未来实现更复杂的3D堆叠，不是没有可能把IOD和L3/SLC做一起形成多层堆叠结构的。

PolyMorph · 发表于 2024-11-16 23:34

别再加钱了

gihu · 发表于 2024-11-16 23:42

PolyMorph 发表于 2024-11-16 23:34
别再加钱了

以后真的没钱买AMD了

sekiroooo · 发表于 2024-11-17 00:01

你还是再想想吧。

落寞之心 · 发表于 2024-11-17 01:22

第一iodie和ccd之间互联的延迟问题没解决。第二盲目加大三缓没有意义，存在边际效应，也要考虑成本。

YakumoS · 发表于 2024-11-17 03:41

1.目前IF能提供的带宽连ZEN5 L3需要的十分之一都不够
2.缓存并不是越大越好，缓存越大，距离核心越远，延迟就越高，你这么造出来的U打游戏大概率被98X3D锤爆

nihilum · 发表于 2024-11-17 08:15

这样堆叠的优势就没啦。当然，如果作为L4是可以的。

aibo · 发表于 2024-11-17 10:01

为什么不是做一个超级大的缓存die，然后2个ccd和iodie都堆在上面

是没钱啊

路西法大大 · 发表于 2024-11-17 10:07

AMD的总线带宽能有那么强承载3DV的带宽跟延迟要求那你还需要用3DV吗？

fycmouse · 发表于 2024-11-17 12:38

你觉得这玩意有用？不如把它的链路跟pcie控制器那些个直接做成堆叠式的，就不会有带宽不够、扩展不够的现象了。

generalshepherd · 发表于 2024-11-17 13:56

本帖最后由 generalshepherd 于 2024-11-17 14:30 编辑

落寞之心发表于 2024-11-17 01:22
第一iodie和ccd之间互联的延迟问题没解决。第二盲目加大三缓没有意义，存在边际效应，也要考虑成本。 ...

从接下来的strix halo开始, 会用上先进封装InFO_OS (navi 31,32那种)

物理层面上比走基板应该能减少一定的延迟

也能支援更高的带宽面積密度比 (rdna3说是10x于Ryzen的IFOP)

以及更低的链路功率 (rdna3说是0.4pJ/b, Zen3大约是1.5pJ/b)

zhuifeng88 · 发表于 2024-11-17 14:02

gihu 发表于 2024-11-16 22:56
上面好些人在喷楼主，不说未来zen6、zen7，单单说几个月内就要发布的zen5终极形态的strix halo，就是把32M ...

你不会以为slc的延迟和带宽和l3在一个量级上吧

自挂东南枝 · 发表于 2024-11-17 14:04

那还不如把3D缓存铺在ccd和iodie下面，当先进封装+3d缓存用。

generalshepherd · 发表于 2024-11-17 14:16

路西法大大发表于 2024-11-17 10:07
AMD的总线带宽能有那么强承载3DV的带宽跟延迟要求那你还需要用3DV吗？

IF的承载能力很强的, 问题只是如何安排不同IP与IF的接口位宽

现在CCX只有1个32B/cycle的port (读32B/cycle, 写16B/cycle)

IMC也是1个32B/cycle的port, IO Hub (PCIe, USB...)则有1个64B/cycle的port

IOD iGPU却有2个32B/cycle的port, STX 16CU iGPU更有4个32B/cycle的port

所以加阔CCX的接口位宽就完事了, 就是接口应该有多阔

据说STX Halo的CCX就会加阔到1个64B/cycle的port

大道无言 · 发表于 2024-11-17 14:36

IF频率2ghz时候每个ccd互联带宽只有64GB/s读32GB/s写。第二代3D VCache的硅通孔互联带宽是2.5TB/s

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